[发明专利]集成电路芯片中的自纠错高速大范围梯状分频器

说明书

技术领域

本发明涉及数字电路中的分频器技术，特别是涉及一种集成电路芯片技术领域中微处理器时钟电路的高速大范围分频器技术。

背景技术

在现代高速微处理器的时钟电路通常是用一个或多个锁相环把输入时钟倍频而生成的。这种倍频方法的一个重要的组件是锁相环反馈回路中的分频器。这个分频器需要能处理高频信号。不同的产品性能和微处理器的变频功能一般要求分频比例数值可以调节。高速分频器有很多种类，以达到不同的功能要求和性能指标。其中一类分频器要求多个输入时钟有位相差的分频器的输出时钟能够位相对齐。同时输出时钟的占空比接近50％。这类分频器的一个代表是采用N个寄存器的环状结构的可编程约翰逊计数器，如在专利号为6876717的美国专利中所公开的，参见图1所示，这个计数器可以实现2N分频.为了实现可编程的功能，约翰逊计数器的环被做成长度可调节的结构。环中的多个移位寄存器中的一个输出在通过多通道(路)选择器后被选做反馈到第一个移位寄存器。为了达到更大的调节范围，这个多通道选择器会变的过大，因而变慢，而变成整个分频器的速度瓶径。有很多不同的办法被采用来提高反馈回路里的多通道选择器。其中最为有效的一个如图2所示是减小反馈回路里的多通道选择器，而在环中的其他移位寄存器中加入旁路选择通道来分散主反馈通路上的压力。通常这种方法将损害分频器的分频比例数值的可调节范围。

传统的约翰逊计数器的另一问题是非法(无效)循环。由N个移位寄存器组成的计数器有2^N个可能的状态，其中2N(或2N-1)个是约翰逊计数器的正常循环使用的状态，其他的状态可能形成不同组合的其他循环，这些循环通称非法循环.非法循环需要自纠错功能打破，并进入正常循环。现有的自纠错功能是在前两个移位寄存器的输出是(1，0)时把所有后面的移位寄存器复位为0，这种复位需要在很短的时间内完成，并且不能影响计数器的正常运转，这就对计数器的分频上限有一定约束，并且对分频器的速度有影响。

非法循环的例子：

例如使用3位寄存器的1/6分频器正常循环为：

                                                   

000-001-110-111-011-001-000

非法循环为：

                                                     

010-101-010

非法循环实际上是1/2分频.在记数器位数增加后，非法循环的复杂程度增加，形成多个不同的非法循环，进入非法循环后，其分频结果很混乱.

另一个同类分频器是采用LFSR(线性反馈移位寄存器)编码的高速记数器.如图3所示，由N级寄存器组成的分频器，其分频范围为2-2^N的指数上升，从而属于2进制记数器.这种分频器的优点是主分频器结构简单，如图4所示，在附加一个2分频器反馈电路后，可以产生近对称的输出时钟.但是在分频器级数上升后分频器速度下降，同时由于采用随机发生器的编码结构实现分频的可编程功能，在级数上升后，随机编码的译码器逻辑设计会变的很复杂.

所以目前这类分频器存在的问题：a、大范围可编程分频器的速度瓶径问题；b、传统的约翰逊计数器分频范围的下限受到编程功能和自纠错功能的限制；c、约翰逊计数器的非法循环自纠错功能需要在一个时钟周期完成。

发明内容

针对上述现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种速度不受分频范围影响，具有自纠错功能的集成电路芯片中的自纠错高速大范围梯状分频器。

为了解决上述技术问题，本发明所提供的一种集成电路芯片中的自纠错高速大范围梯状分频器，包括至少三级锁存器，其中前二级为基础模块，其余为可扩展模块；每级锁存器由一个(时钟)高开通锁存器和一个(时钟)低开通锁存器组成，其中一个锁存器设为输入锁存器，另一个锁存器设为输出锁存器；所述分频器中的各相邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端只能连接低开通锁存器的输入端，低开通锁存器的输出端只能连接高开通锁存器的输入端；