[发明专利]形成半导体器件栅极的方法

说明书

对相关申请的交叉引用

本申请要求于2006年12月28日提交的韩国专利申请10-2006-136344的优先权，其全部内容通过引用并入。

技术领域

本发明一般涉及半导体器件，更具体涉及形成半导体器件栅极的方法，其防止在栅极的刻蚀过程中弯曲轮廓(bowing profile)的发生。

背景技术

NAND闪存器件具有包括编程和擦除特性的非易失性存储的性质以及有利于高集成度的结构。闪存器件具有一定的结构，在该结构中，浮动栅和控制栅形成在半导体衬底上，介电层布置在浮动栅和控制栅之间。栅极绝缘层在浮栅下形成。

NAND闪存器件通过在半导体衬底上层叠栅极绝缘层、浮动栅、介电层、控制栅等，然后通过栅极刻蚀过程来图案化而形成。该过程利用适合于形成各层的材料的刻蚀条件以原位的方式实施。然而，除刻蚀目标外的层被图案化，且这些层的侧壁被暴露。因此，由于除刻蚀目标外的层被不必要地刻蚀和栅极图案的侧壁上发生弯曲，从而出现问题。

发明内容

因此，本发明解决以上的问题，并披露一种形成半导体器件栅极的方法，其中除刻蚀目标外的层的侧壁被缓冲层保护。然后进行栅极刻蚀过程，这样在栅极图案的侧壁上没有产生弯曲轮廓。

在一个实施方案中，形成半导体器件栅极的方法包括提供半导体衬底，在所述半导体衬底上形成有第一导电层、介电层以及第二导电层。使第二导电层图案化，以暴露部分介电层。在第二导电层的侧壁上形成第一保护层。实施第一刻蚀过程以去除暴露的介电层，从而暴露部分第一导电层。在第二导电层的侧壁上形成第二保护层。实施第二刻蚀过程以去除暴露的第一导电层。

附图说明

图1A到1H是阐明依照本发明的形成半导体器件栅极的方法的截面图。

具体实施方式

将参考附图描述依照本发明的具体实施方案。

图1A到1H是阐明依照本发明的形成半导体器件栅极的方法的截面图。

参照图1A，在半导体衬底102上依次形成栅极绝缘层104、用于浮动栅的第一导电层106以及衬垫(pad)氮化层(未示出)。第一导电层106可由多晶硅形成。光刻胶图案(未示出)在衬垫氮化物层上特定的区域上形成。使用光刻胶图案作为刻蚀掩膜，将衬垫氮化物层、第一导电层106、栅极绝缘层104以及半导体衬底102部分刻蚀特定深度，从而形成沟槽(未示出)。

利用绝缘层例如高密度等离子体(HDP)氧化物层、O₃-TEOS氧化物层或旋涂玻璃(SOG)氧化物层填充沟槽。实施抛光过程例如化学机械抛光(CMP)，直至暴露衬垫氮化物层，然后去除衬垫氮化物层，从而形成隔离层(未示出)。通过隔离层在半导体衬底102中限定有源区。

介电层108、用于控制栅的第二导电层110、金属层112以及硬掩膜114在包括隔离层的整个表面上形成。介电层108可以具有氧化物/氮化物/氧化物(ONO)的结构，或者是在绝缘层之间形成高介电层的结构。金属层112可利用金属材料例如硅化钨(WSix)形成。栅极光刻胶图案116在硬掩膜114上的特定区域上形成。

参照图1B，通过使用栅极光刻胶图案116作为刻蚀掩膜的刻蚀过程，使硬掩膜114、金属层112以及第二导电层110部分刻蚀并图案化。该刻蚀过程可以在适合膜质量特性的工艺条件下原位进行。当暴露介电层108时，结束刻蚀过程。可以实施刻蚀过程，使得多晶硅层刻蚀得比氧化物层更深。

参照图1C，在叠层图案110、112以及114的侧壁上形成具有与第二导电层110不同的刻蚀选择性的第一保护层118。利用氧化物层形成第一保护层118。氧化物层可通过使用Ar与O₂的混合气体的等离子体氧化法形成。

参照图1D，暴露的介电层108被刻蚀并去除。通过上述过程形成的第一保护层118(参照1C)也被去除。在去除第一保护层118时，叠层图案110、112和114的侧壁被保护。因此，弯曲不会在叠层图案110、112和114的侧壁上产生。

为了进一步防止在叠层图案110、112和114的侧壁上产生弯曲，可以实施使用CF₄的干刻蚀过程，使得刻蚀介电层108时，氧化物层被刻蚀得比多晶硅更多。例如，实施干刻蚀过程使得多晶硅和氧化物层的刻蚀选择性为约1∶2～约1∶5。如果介电层108被过刻蚀以全部去除介电层108，那么在介电层108下面形成的第一导电层106可能被部分刻蚀。