[发明专利]一种利用外延工艺制备鳍形场效应晶体管的方法

说明书

技术领域

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种鳍形场效应晶体管(FinFET)的制备方法。

背景技术

自集成电路发明以来，其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前，集成电路器件(MOSFET)的特征尺寸已缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在45纳米节点之后，传统的平面CMOS技术将很难进一步发展，新的技术必须适时产生。因此近年来，集成电路新技术的研发活动在世界范围内都非常活跃。在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，FinFET(鳍形场效应晶体管)器件因其自对准结构可由常规的平面CMOS工艺来实现，从而成为最有希望的多栅器件。FinFET在结构上可分为双栅FinFET和三栅FinFET。对双栅FinFET来说，为获得可接受的器件性能，要求其Fin的厚度为栅长的1/2～1/3，这样，微细加工的水平必须大幅度超前发展。另一方面，就三栅FinFET而言，由于Fin体的三个面都受到栅电极的控制，理应具有更强的短沟道控制能力，因此Fin体的厚度可以与栅长相当或更大，即器件的(最小)特征尺寸仍然为栅长，对微细加工水平没有提出超常的要求，因而与传统CMOS工艺技术更为兼容。然而，理论和实验研究均表明，在沟道掺杂浓度较高的情况下，三栅FinFET的确呈现了更为优良的短沟道特性，但在沟道为轻(无)掺杂的情况下，三栅结构与双栅结构相比并没有明显的改进。而在纳米尺度情况下，为了避免杂质数量离散引起的器件阈值电压的分散，MOS器件不能采用高掺杂的沟道，即必须采用轻(无)掺杂沟道。此外，在相同沟道面积的情况下，三栅结构的器件比双栅结构，甚至单栅结构的器件占用更多的版图面积。因此，综合而言，双栅FinFET是更可取的新器件结构。

尽管目前看来双栅FinFET比三栅FinFET更有希望成为下一代的集成电路器件，但在进入实用化之前，必须解决一些关键的技术难题。超薄Fin体的加工就是最主要的难题之一。目前所报导的实验制备技术均不能成为大生产技术。迄今所演示的Fin体的制作方法通常是在光刻的基础上再通过某种手段，如对光刻图形进行灰化(Ashing)等区理，以达到图形的进一步缩小。这种技术由于所形成图形几何尺寸的均匀性和重复性很差，不能用于电路的制作。侧墙图形转移技术(spacer image transfer)虽然是一种简易的纳米尺度加工技术，可用来制作单个器件，但这种技术会产生众多的寄生图形，因而不能用于电路的制作。

发明内容

本发明的目的是提供一种鳍形场效应晶体管的制备方法，该方法利用外延工艺形成超薄Fin体。

本发明的上述目的是通过如下技术方案来实现的：

一种利用外延工艺制备鳍形场效应晶体管的方法，包括以下步骤：

1)采用SOI晶片为衬底，首先在衬底表面生长一层薄介质层，然后光刻、刻蚀薄介质层和SOI的半导体膜层形成半导体条，并对半导体的中间部分进行重掺杂；

2)以该半导体条为衬底选择外延生长半导体材料，所述半导体条的底部和顶部均由介质覆盖，在半导体条的两侧形成无掺杂的半导体膜；

3)腐蚀掉半导体条顶部的薄介质层，显露出半导体条自身的顶部。利用掺杂浓度不同造成的巨大腐蚀速度差，腐蚀掉半导体条中间的重掺杂部分，留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域；

4)以半导体条两侧的半导体膜作为超薄Fin体，生长栅介质层和控制栅，接着光刻和刻蚀控制栅以形成栅电极图形，之后进行控制栅和源、漏区域的掺杂；

5)最后是常规的CMOS后道工序，包括：生长钝化层和形成过孔以及金属化等。

在本制备方法中，所述步骤1)中对半导体条进行离子注入掺杂，注入能量为20KeV-50KeV，注入剂量为(4～10)×10¹⁴cm^-2。

在本制备方法中，在所述步骤2)中所述外延生长的半导体膜为硅膜或锗硅合金膜。

在本制备方法中，在所述步骤2)中所述外延生长的温度低于800℃。

在本制备方法中，在所述步骤2)中所述外延生长的半导体膜的厚度10nm～50nm之间。