[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是涉及一种毋需承载件的半导体封装件及其制法。

背景技术

传统以导线架作为芯片承载件的半导体封件的型态及种类繁多，就四边扁平无导脚(Quad Flat Non-leaded，QFN)半导体封装件而言，其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flatpackage，QFP)半导体封装件中用以与外界电性连接的外导脚，如此，将得以缩小半导体封装件的尺寸。

然而伴随半导体产品轻薄短小的发展趋势，传统导线架的QFN封装件往往因其封装胶体厚度的限制，而无法进一步缩小封装件的整体高度，因此，业界便发展出一种无承载件(carrierless)的半导体封装件，其通过减低公知的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄。

请参阅图1，为美国专利第5,830,800号所披露的无承载件的半导体封装件，该半导体封装件主要先于一铜板(未图示)上形成多个电镀焊垫(Pad)12；接着再于该铜板上设置芯片13并通过焊线14电性连接芯片13及电镀焊垫12，复进行封装模压制程以形成封装胶体15，然后再蚀刻移除该铜板以使电镀焊垫12显露于外界，接着以拒焊层11定义出该电镀焊垫12位置，以供植设焊球16于该电镀焊垫12上，藉以完成一无需芯片承载件以供芯片接置使用的封装件。相关的技术内容亦可参阅美国专利第6,770,959、6,989,294、6,933,594及6,872,661等。

前述电镀焊垫的设置数目大致因应布设于芯片的作用表面上的电性连接垫数目，以使各芯片电性连接垫通过焊线电性连接至对应的电镀焊垫。然而，当欲使用高度积集化(Highly Integrated)的芯片时，即该芯片具有数量较多或密度较高的电性连接垫，相对地需布设较多电镀焊垫，而使电镀焊垫与芯片间的距离及焊线的弧长增加；过长的焊线不仅使焊线(Wire Bonding)作业的困难度提升，且于形成封装胶体的模压(Molding)作业进行时，过长的焊线易受树脂模流的冲击而产生偏移(Sweep)或移位(Shift)现象，偏移或移位的焊线则可能彼此触碰而导致短路(Short)问题，影响电性连接质量；再者，若电镀焊垫与芯片间相距过远，则可能使焊线作业难以进行，而造成无法通过焊线方式电性连接芯片至电镀焊垫的情况。

鉴此，美国专利第6,884,652号遂提供一种利用线路重布置层(Redistribution layer，RDL)技术以使电镀焊垫可延伸至邻近芯片周围，而减少焊线长度或交错情况，其制法如图2A至图2E所示，首先敷设一介电层21于铜板20表面上，并于该介电层21的预定部位开设多个开口210，以通过电镀方式敷设一焊料22于各该介电层的开口210中(如图2A所示)；以无电解电镀(Electroless Plating)或溅镀(Sputtering)方式形成一第一薄铜层23于该介电层21及焊料22上(如图2B所示)；以电镀方式敷设一第二铜层24于该第一薄铜层23上，且图案化(Patterning)该第一薄铜层及23第二铜层24以形成多个导电迹线，而使各该导电迹线具有一终端241，再以电镀方式敷设一金属层25于各该导电迹线的终端241上(如图2C所示)；接置至少一芯片26于该导电迹线的预定部位上，并通过多个焊线27电性连接该芯片26至该敷设有金属层25的终端，且形成一封装胶体28以包覆该芯片26及焊线27(如图2D所示)；以及以蚀刻(Etching)方式移除该铜板20，而使该介电层21及焊料22外露(如图2E所示)。

然而前述制法中，需先使用介电层定义出芯片与外界电性连接的终端位置，接着再利用溅镀、电镀及曝光、显影、蚀刻等制程以形成线路重布置层(亦即导电迹线)，然此制程过于繁琐且成本高。

此外，传统的无承载件的半导体封装件无法提供接地环与电源环的设计，其主要原因在于此种半导体封装件中用以与外界电性连接的焊垫及接地环与电源环是外露出封装胶体，如此，在将该半导体封装件利用表面黏着技术(SMT)而电性连接至外部装置时，即易使邻接的接地环与电源环发生短路问题。同时又因该传统无承载件的半导体封装件无法设置接地环与电源环，因此，亦无法安置如电容的被动元件，导致此种无承载件的半导体封装件的电性质量无法有效提升。