[发明专利]静电放电保护元件结构

说明书

技术领域

本发明是有关于一种静电放电保护技术，且特别是有关于一种用于静电放电保护电路的二极管结构。

背景技术

在集成电路(IC)的制造过程中或是芯片完成后，静电放电(ElectrostaticDischarge，以下简称ESD)事件常是导致集成电路损坏的主要原因。例如在地毯上行走的人体，在相对湿度(RH)较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下则可检测出约带有一万伏以上的静态电压(HBM ESD：Human-Body Model ESD)。封装集成电路的机器或测试集成电路的仪器，也由于气候或湿度的因素，产生约几百至几千伏的静态电压(MM ESD：Machine Model ESD)。在半导体的基底层贮存大量的电荷，因集成电路释放所贮存的大量电荷而形成的静态电压(CDM ESD：Charge-Device Model ESD)。

当这些带电体接触到芯片时，将会向芯片放电，结果有可能造成芯片中的集成电路失效。于是，为了避免静电放电损伤芯片中的集成电路，各种防制静电放电的方法便应运而生。最常见的现有作法是利用硬件防制静电放电，也就是在内部电路与焊垫(PAD)间，均设计一芯片嵌入式(On-Chip)的静电放电保护电路，以保护其内部电路。

图1绘示为现有静电放电的保护电路的电路图。其手段包括使用多个二极管与电源钳位的电路等等。此类的电路最常使用的是二极管，因此二极管的特性对于ESD电路的影响是非常大的。图2A与图2B分别绘示为二极管的逆向恢复电流与逆向恢复电压示意图。请参考图2A与图2B，当二极管由顺向偏压转为反向偏压时，二极管内的少数载子将会造成电压与电流的过冲(overshoot)现象。图3A以及图3B分别绘示为现有二极管的布局图以及横切面图。请参考图3A以及图3B，当此类型的二极管受到了反向偏压时，少数载子(电洞)将会因为N型井与N+掺杂区之间的位障(barrier)导致无法透过。图4则是使用上述图3A与图3B结构的二极管所做的MM ESD耐压实验。由图4可以看出，由于二极管的逆向恢复效应，无论是高压二极管或低压二极管，其耐压约落在-50V～100V之间。

发明内容

本发明的目的就是提供一种静电放电保护结构，用以解决二极管逆向恢复所造成的问题。

本发明的另一目的是提供一种静电放电保护结构，用以增进静电放电保护电路的耐压。

本发明提出一种静电放电保护元件结构，此结构包括半导体基版、第一掺杂区、第二掺杂区以及第三掺杂区。第一掺杂区配置于半导体基版，并掺杂一第一掺质。第二掺杂区配置于半导体基版，掺杂一第二掺质，其中第二掺杂区与第一掺杂区相距一预定距离。第三掺杂区配置于第一掺杂区，并掺杂第二掺质。

依照本发明的较佳实施例所述的静电放电保护元件结构，还包括第一型井，上述第一型井为N型井，且第一掺质为N+，第二掺质为P+。另外，当半导体基版为P型或当第一型井为P型井，第一掺质为P+，第二掺质为N+。在上述实施例中，第一掺杂区包围第二掺杂区。

依照本发明的较佳实施例所述的静电放电保护元件结构，还包括第四掺杂区，其配置于第一型井中，掺杂第二掺质，其中第四掺杂区与第一掺杂区相距上述预定距离，且第一掺杂区包围第二与第四掺杂区，且第四掺杂区与第二掺杂区之间包括第一掺杂区以及第三掺杂区。在一特定实施例中，第一、第二、第三以及第四掺杂区配置为指状结构。

本发明因采用在第一掺杂区配置第三掺杂区，且第三掺杂区掺杂第二掺质，因此调整了原本半导体能带的差异，故本发明可以解决原本二极管逆向恢复所造成的问题，并且增加了静电放电保护电路的耐压，使元件不易受损害。

附图说明

图1绘示为现有静电放电的保护电路的电路图。

图2A与图2B分别绘示为二极管的逆向恢复电压与逆向恢复电流示意图。

图3A以及图3B分别绘示为现有二极管的横切面布局图。

图4则是使用上述图3A与图3B结构的二极管所做的ESD耐压实验。

图5A与图5B分别绘示为本发明实施例的静电放电保护元件的结构布局图以及其横切面图。

图6A与图6B分别绘示为本发明实施例的静电放电保护元件的结构布局图以及其横切面图。

图7A与图7B分别绘示为本发明实施例的静电放电保护元件的结构布局图以及其横切面图。

图8绘示为本发明实施例图5A、图5B的实验结果。

附图标号：

501：N型井

502：N+掺杂区