[发明专利]非易失性半导体存储器件

说明书

技术领域

本发明涉及一种非易失性半导体存储器件。更具体地，本发明涉及一种具有场效应晶体管型存储单元的非易失性半导体存储器件。

背景技术

在闪存存储器中，在一个扇区中包括的存储单元组上共同地执行擦除。但是，由于该扇区中包括的存储单元组的擦除特性的变化，可能存在阈值电压(下面，称为“Vtm”)为0V或更低的存储单元或单元(数位线)，或当关注任意单个数位线时，由于擦除操作，偏置电流流过该存储单元或单元(即，存储单元达到耗尽电平)。然后，当使用隧道热电子(CHE)方法执行下一个写周期时，预定的写电位被施加到该存储单元组的漏极。此时，即使处于耗尽电平的存储单元或数位线没有被选择(即，控制栅电位等于地电平)，则截止-漏(off-leakage)电流也流过该存储单元。如果截止-漏电流从未选择的存储单元流到位线，那么没有足够的写电流流过将被写入的所选存储单元或单元，因此使闪存存储器的写性能退化。

作为克服如上所述的这种问题措施之一，“源极偏置写入”已被投入实际使用。根据该源极偏置写入，在写操作中向共同连接到一组存储单元的公共源极线施加预定的正电位。结果，由于衬底效应，阈值电压Vtm上升，以及流过未选择存储单元或单元的截止-漏电流被抑制。

作为与源极电位控制有关的常规技术，巳知国际专利申请号2003-507834的国家公开和日本专利特开号2000-276882中描述的技术。根据国际专利申请号2003-507834的国家公开中描述的闪存存储器件，在公共源极线和地之间连接了电阻器的阵列。在写入存储单元的时候，选择电阻值且源极电位上升。根据日本专利特开号2000-276882中描述的非易失性半导体存储器件，在读取存储器单元的时候，预定偏压被施加到公共源极线。

本发明的发明人最先关注以下方面。亦即，当存储单元的写入-擦除周期被重复时，处于耗尽电平的存储单元或单元的阈值电压可能进一步降低。此时，为了减弱阈值电压的影响，可以进一步增加源极偏压中的源极电位。但是，如果源极电压超出一定的电平，那么它不再可以保证存储单元或单元的足够漏-源电压Vds。结果，没有希望的写电流流过将被写入的所选的存储单元或单元。这导致写特性的显著退化或不能写入。

发明内容

在一个实施例中，根据本发明的非易失性半导体存储器件(1)设有多个场效应晶体管型的存储单元(2)、源极偏置控制电路(10)以及漏极偏置控制电路(20)。在写操作的时候，该源极偏置控制电路(10)可变地设置源极线(3)的电位(VCS)，该源极线(3)被共同地连接到多个存储单元(2)的源极。在写操作的时候，根据源极线(3)的电位(VCS)，该漏极偏置控制电路(20)可变地设置多个存储单元(2)的电位(VD)。

以此方式，根据本发明的非易失性半导体存储器件(1)，适合于源极线(3)的电位(VCS)的电位(VD)被施加到多个存储单元(2)的漏极。漏极电位(VD)也随源极电位(VCS)上升而上升。

附图说明

图1图示了根据本发明第一实施例的非易失性半导体存储器件的结构的框图；

图2是图解视图，示意地图示了本发明的原理；

图3图示了根据本发明第二实施例的非易失性半导体存储器件的结构的电路图；

图4图示了根据第二实施例的非易失性半导体存储器件的写操作的时序图；

图5图示了根据本发明第三实施例的非易失性半导体存储器件的结构的电路图。

具体实施方式

现在，将通过参考附图说明根据本发明实施例的非易失性半导体存储器件。根据本实施例的非易失性半导体存储器件是，例如，NOR-型闪存存储器。

1.第一实施例

图1示出了根据本发明第一实施例的非易失性半导体存储器1的结构。非易失性半导体存储器件1设有扇区100、Y选择器110、写电路120和读出放大器130。扇区100是其上执行共同擦除的单元块，且具有多个存储单元2。每个存储单元2是场效应晶体管型非易失性存储器单元。例如，存储单元2是具有浮置栅和控制栅的叠栅型或分裂栅(split-gate)型存储单元。另外，存储单元2可以是具有ONO膜作为电荷存储膜的MONOS。这些存储单元2的源极被共同地连接到源极线3。此外，多个存储单元2的漏极通过Y选择器110连接到写电路120和读出放大器130。