[发明专利]应变绝缘硅

说明书

本申请是申请号为200410057840.8，申请日为2004年8月19日，发明名称为“集成半导体结构和应变绝缘硅的制造方法及应变绝缘硅”的专利申请的分案申请。

技术领域

本发明涉及数字或模拟应用的高性能金属氧化物半导体场效应晶体管(MOSFET)，更具体地涉及利用由衬底表面取向增强载流子迁移率的MOSFET。

背景技术

在目前的半导体技术中，互补金属氧化物半导体(CMOS)器件，例如nFET(即，n沟道MOSFET)或pFET(即，p沟道MOSFET)，通常是在具有单一晶向的例如Si的半导体晶片上制造的。特别是，今天的大多数半导体器件是用具有<100>晶向的Si制造的。

已知的是，电子在<100>Si表面取向具有高迁移率，空穴在<110>表面取向具有高迁移率。即，空穴在<100>Si上的迁移率数值大约比相应的电子空穴在此晶向的迁移率低2-4倍。为了补偿这个差异，pFET通常设计成较大的宽度，用以平衡上拉(pull-up)电流与nFET的下拉(pull-down)电流，并达到均匀的电路切换。宽度较大的pFET是不希望的，因为它们占据了大量的芯片面积。另一方面，<110>Si上的空穴迁移率比<100>Si上的高2倍。因此，在<110>表面上形成的pFET，其驱动电流明显高于<100>表面上形成的pFET。不幸的是，与<100>Si表面相比，<110>Si表面上的电子迁移率明显下降。

由上面的描述可以得出，由于优秀的空穴迁移率，<110>Si表面对于pFET是最佳的，而这样的晶向完全不适于nFET器件。相反，<100>Si表面对于nFET是最佳的，因为其晶向适合电子迁移。

考虑到上述问题，需要提供在具有不同晶向的衬底上形成的集成半导体器件，以便为特殊器件提供最佳性能。还需要提供一种形成这种集成半导体器件的方法，其中nFET和pFET形成在具有不同晶向的硅绝缘体(silicon-on-insulator)衬底上，并且制造有器件的半导体层大致是共面的，并具有基本相同的厚度。

发明内容

本发明的一个目的是提供一种制造集成半导体器件的方法，使不同类型的CMOS器件形成在硅绝缘体(SOI)衬底的可增强每个器件的性能的特定晶向上。

本发明的另一个目的是提供一种制造集成半导体器件的方法，使pFET位于<110>晶面，而nFET位于相同SOI衬底的<100>晶面。

本发明的再一个目的是提供一种利用简单和容易的处理步骤将SOI技术与CMOS技术集成的方法。

本发明的又一个目的是提供一种制造集成半导体结构的方法，其中两种CMOS器件，即pFET和nFET，是SOI类的。

本发明的又一个目的是提供一种制造集成半导体结构的方法，集成半导体结构包括具有不同晶向的SOI衬底，其中制造有器件的半导体层基本共面并具有基本相同的厚度。

为了达到上述目的，本发明方法开始首先提供一种包括载体晶片和薄膜堆层的结构，其中至少包括第一晶向的第一半导体层以及在上面的第二晶向的第二半导体层，第二晶向与第一晶向不同。此提供步骤包括，形成包括第一半导体层和载体晶片的衬底，接着在第一半导体层上至少结合第二半导体层。

接着，在上述结构中形成一个孔，即沟槽，使一部分第一半导体层暴露。在第一半导体层的暴露表面上在孔中外延生长与第一半导体层晶向相同的半导体材料。在形成半导体材料之前，通常在孔的暴露侧壁上形成间隔。在结构上形成绝缘体层，将处理晶片结合在绝缘体层上。将得到的结构顶和底翻转，并去除载体晶片，使第一半导体层暴露。接着去除暴露的第一半导体层，深刻蚀(etch back)一部分先前生长的半导体层，从而提供一种结构，其中具有第一晶向的半导体材料与第二半导体层基本共面并且与第二半导体层的厚度基本相同。

接着，根据层的表面取向，可以在第二半导体层或半导体材料上形成至少一个nFET和至少一个pFET。两种CMOS器件，即nFET和pFET，是SOI类器件，因为它们形成在SOI层上，即第二半导体层或重新生长的半导体材料，SOI层通过绝缘体层与处理晶片分开。