[发明专利]制造金属氧化物半导体晶体管的方法

说明书

技术领域

本发明涉及一种金属氧化物半导体晶体管的制造方法，尤指一种能够降低负偏压温度不稳定性(negative bias temperature instability，NBTI)的应变硅金属氧化物半导体晶体管的制造方法。

背景技术

随着半导体工艺进入深亚微米(例如45纳米及以下)时代，在半导体工艺中利用高应力膜来提升金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管的驱动电流(drive current)已逐渐成为一热门课题。目前利用高应力膜来提升金属氧化物半导体晶体管的驱动电流可概分为两方面：其一方面应用在镍化硅等金属硅化物形成前的多晶硅应力层(poly stressor)；另一方面则应用在镍化硅等金属硅化物形成后的接触孔蚀刻停止层(contact etch stop layer，CESL)。

在接触孔蚀刻停止层(CESL)的工艺上，由于需考虑形成镍化硅时不能忍受较高热效应的缘故，因此必须限制工艺温度小于430℃。所以在已知技术中，在制造接触孔蚀刻停止层(CESL)的高应力膜时，一般会先沉积由氮化硅(SiN)所组成的薄膜，然后再通过此薄膜来提升金属氧化物半导体晶体管的驱动电流。

请参考图1及图2，图1及图2为已知制造高压缩应力膜于P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)晶体管表面的方法示意图。如图1所示，首先提供半导体基底10，例如硅基底，且半导体基底10上包含有栅极结构12。其中，栅极结构12包含有栅极氧化层(gate oxide)14、位于栅极氧化层14上的栅极16、位于栅极16顶表面的覆盖层(cap layer)18、以及间隙壁(spacer)20。一般而言，栅极氧化层14由二氧化硅(silicon dioxide，SiO₂)所构成，栅极16由掺杂多晶硅(doped polysilicon)所构成，而覆盖层18则由氮化硅层所组成，用以保护栅极16。此外，栅极结构12所在的有源区域(active area)外围的半导体基底10内另环绕有浅沟槽隔离(STI)22。随后进行离子注入(ion implantation)工艺，以在间隙壁20周围的半导体基底10内形成源极/漏极区域26。接着在半导体基底10与栅极结构12表面溅镀金属层(图未示)，例如镍金属层。然后进行快速升温退火(rapid thermal annealing，RTA)工艺，使金属层与栅极16以及源极/漏极区域26接触的部分反应成硅化金属层。最后再去除未反应的金属层。

接着，如图2所示，在反应室(chamber)中通入硅甲烷(silane，SiH₄)与氨气(ammonia，NH₃)，并进行等离子体增强化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)工艺，以形成高压缩应力膜(highcompressive stress film)28(亦做为CESL)以覆盖于栅极结构12与源极/漏极区域26表面。通过高压缩应力膜28来压缩栅极16下方，亦即沟道区(channelregion)的半导体基底10的晶格排列，进而提升沟道区的空穴迁移率以及应变硅(strained-silicon)PMOS晶体管的驱动电流(drive current)。

然而如上述的已知技术中，使用以硅甲烷为主的材料，以PECVD方法制造SiN压缩应力膜时，易发生严重的NBTI劣化。如图3所示，将具有压缩应力分别为-0.2、-2.4、及-2.7GPa的SiN压缩应力膜的半导体芯片样品批号1、2、及3以一测量时间施加一强制电压(stress voltage)，然后测量该半导体芯片上的MOS晶体管的起始电压(threshold voltage)变化值。当SiN压缩应力膜的应力达约-0.2Gpa的应力以上时，即有大于80mV的起始电压变化值，显示NBTI的恶化。

因此，仍需要一种新颖的PMOS的制造方法，以制造具有改善的NBTI性能的应变硅PMOS。

发明内容

本发明的一目的是提供一种制造PMOS晶体管的方法，并提供一种技术相关的制造互补式金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)晶体管的方法，以制造具有改良的NBTI性能的应变硅PMOS及CMOS晶体管。