[发明专利]处理器及其中处理锁事务的方法

说明书

技术领域

本发明一般涉及多核心处理器中共享存储器的锁机制，尤其涉及多核心处理器中基于地址仲裁器的共享存储器的锁机制。

背景技术

随着半导体技术的不断进步，多核心处理器(例如单元处理器CellProcessor)已经迅速得到普及。多核心处理器中的核心上运行的多线程程序必须控制对共享存储器区的并发访问。常见的控制方式是通过锁/信号灯来同步线程。因此锁/信号灯的效率是多线程平台的关键因素。锁的实现不仅会影响同步操作的开销，而且会影响等待锁释放的线程的阻塞时间。对于采用多核心多线程作为充分利用小片面积的重要技术的当前处理器而言，这是非常关键的。

加锁/解锁操作通常被实现为硬件支持的共享存储器和原子同步原语(例如测试-设置(T&S)，比较-交换(C&S)和加载-链接/存储-条件(LL/SC))的组合。这些硬件支持共享存储器系统提供当原子原语正在进行时阻塞全局存储器访问/通信的机制，例如x86处理器中的总线锁。这对于传统共享存储器多处理器平台是适用的，因为存储器接口/总线是处理器执行全局通信的唯一途径。然而对于当前和将来的多核心处理器，这种机制在两个方面降低了系统性能：

1.所有加锁/解锁操作汇集到存储器接口以消除潜在的争用。芯片外存储器接口本来就是系统的瓶颈，这不仅因为其带宽，而且因为其时延(大约为芯片上高速缓存时延的数百或数千倍)。即使在共享的芯片上L2/L3高速缓存中能够消除访问冲突，操作开销仍然高出一个数量级。

2.越来越多的网络拓扑被用作多核心芯片中的全局互连，以支持并发数据事务/通信。例如在单元处理器中存在环网络。

图1示出了单元处理器中的这种环网络的示例。如图1所示，PPE、SPE0-SPE7、MIC、IOIF1和BIF/IOIF0是单元处理器中的处理核心。这些处理核心访问环网络(如图1中串联成环的带箭头实线所示)。各个处理核心通过总线接口(如图1中细长条所示)与地址仲裁器(Data Arb)相连。当处理核心需要访问网络以进行数据事务时，它首先请求地址仲裁器对其数据事务所涉及的地址进行仲裁，并在获得许可的情况下访问网络以进行数据事务。有关图1所示单元处理器更进一步的内容请参见http://www-128.ibm.com/developerworks/power/library/pa-fpfeib/。

图1所示的网络能够同时支持多达6路并发数据传送。如果一个处理核心的原子操作必须阻塞全局总线/网络，这会导致严重的性能下降。

因此，需要提供一种新的用于多核心芯片的锁机制，以提供更好的锁性能。

发明内容

本发明的目的在于提供一种处理器及其中处理锁事务的方法，能够提供更好的锁性能。

本发明提供了一种处理器，包括：至少一个处理核心，所述至少一个处理核心中的每个处理核心被配置成响应特定指令的执行向地址仲裁器提交与所述特定指令相应的锁事务请求，所述锁事务请求包括在地址总线上声明的锁变量地址；开关装置，分别与地址仲裁器和锁控制器连接，用于识别所述锁事务请求并将所述锁事务请求通知锁控制器；锁控制器，用于响应所述锁事务请求而进行锁事务处理，并将处理结果通知给发出所述请求的处理核心。

本发明还提供了一种处理器中处理锁事务的方法，包括：当处理核心要执行特定指令时，向地址仲裁器提交与所述特定指令相应的锁事务请求，其中在地址总线上声明锁变量地址；识别所述锁事务请求；进行锁事务处理，并将处理结果通知所述处理核心。

根据本发明，能够将地址总线仲裁(包含高速缓存一致性检查，网络路由等等)与数据事务分离。在地址总线事务中实现原子锁操作。

根据本发明，能够在地址仲裁器中提供针对最近访问的锁的快速查找表，系统存储器层次结构是整个查找表的存储区。

本发明具有若干优点，例如能够获得多核心平台中加锁/解锁操作的高性能实现，锁事务与系统总线的分离使得能够更加高效地利用多核心芯片的芯片上网络，对当前多核心实现的修改较少，不需要修改软件。而且，这个机制能够与其它分布式锁方法配合以提供大规模多线程系统的可伸缩解决方案。

附图说明

被说明书引用并且构成说明书组成部分的附图图解了本发明的实施例，并且和前面的概括说明、下面针对实施例的详细描述一起被用来说明本发明的原理，其中：

图1示出了单元处理器中的一种示例性网络拓扑。

图2示出了基于本发明一个实施例、具有快速锁机制的多核心处理器的示例性结构。