[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种可用于互补金属氧化物半导体(CMOS)电路的半导体器件。更具体而言，本发明涉及一种CMOS电路，其包括具有混合沟道取向的至少一个n沟道场效应晶体管(n-FET)和至少一个p沟道场效应晶体管(p-FET)。换句话说，CMOS电路的n-FET和p-FET包括沿着CMOS电路所处的半导体衬底的不同组晶面而取向的沟道。

背景技术

在现在的半导体技术中，如n-FET和p-FET的CMOS器件通常制作在半导体晶片上，该半导体晶片均具有沿着形成衬底的半导体材料(例如，Si)的一组等同晶面之一取向的衬底表面。具体而言，大多数的现有半导体器件构建在具有沿着硅{100}晶面之一取向的晶片表面的硅晶片上。

已知电子沿着硅的{100}晶面具有高迁移率，但空穴沿着硅的{110}晶面具有高迁移率。一方面，沿着{100}面的空穴迁移率值比沿着此晶面的对应电子迁移率值大约小2至4倍。另一方面，沿着{110}硅表面的空穴迁移率值比沿着{100}硅表面的空穴迁移率值大约高两倍，而与沿着{100}表面的电子迁移率相比，沿着{110}表面的电子迁移率显著地降低。

通过以上内容可知，由于沿着{110}面的优良的空穴迁移率，这可以带来p-FET中较高的驱动电流，所以对于形成p-FET器件而言，{110}硅表面是最优的。然而，这样的表面完全不适合于形成n-FET器件。相反，由于沿着{100}面的增强的电子迁移率，这可以带来n-FET中较高的的驱动电流，所以对于形成n-FET器件而言，{100}硅表面是最优的。

在典型CMOS电路中，并排提供了互补n-FET和p-FET。例如，图1示出CMOS静态随机访问存储器(SRAM)单元，其每个单元包括用作传输门晶体管(PA)的两个n-FET、用作下拉晶体管(PD)的两个n-FET、以及用作上拉晶体管(PU)的两个p-FET。由于传输门晶体管(PA)和下拉晶体管(PD)都是n-FET，所以它们形成在同一有源区(A1)中。作为p-FET的上拉晶体管(PU)形成在通过沟槽隔离区与A1隔离的不同有源区(A2)中。栅极结构(G)设置在各个有源区之上以形成用于FET的栅极，其中FET的沟道区直接位于有源区中的栅极结构(G)的下方。

如图1所示，n-FET有源区A1和p-FET有源区A2沿着线I-I并排位于衬底中。一方面，如果衬底表面沿着硅的{110}面之一取向，则可以增强作为p-FET的上拉晶体管(PU)的器件性能，但降低了均为n-FET的传输门晶体管(PA)和下拉晶体管(PD)的器件性能。另一方面，如果衬底表面沿着硅的{100}面之一取向，则增强了传输门晶体管(PA)和下拉晶体管(PD)的器件性能，但降低了上拉晶体管(PU)的器件性能。

因此，需要提供具有不同表面取向(即，混合表面取向)的半导体衬底，以便增强包括n-FET和p-FET的SRAM单元或类似器件的器件性能。

还需要提供一种集成半导体器件，其位于具有混合表面取向的衬底上并包括至少第一FET(即，n-FET或p-FET)和第二互补FET(即，p-FET或n-FET)。第一FET和第二互补FET具有混合沟道取向，即，第一FET的沟道沿着可在第一FET中提供较高载流子迁移率的第一组等同晶面来取向，而第二互补FET的沟道沿着可在第二互补FET中提供相对较高载流子迁移率的不同的第二组等同晶面来取向。

发明内容

本发明提供了一种具有混合表面取向的半导体衬底。本发明的半导体衬底可以包括具有沿着第一组等同晶面之一取向的衬底表面的体半导体结构或分层的绝缘体上半导体(SOI)结构。在半导体衬底的所选区域处执行面外延(faceted epitaxy)，以形成具有多个交错表面的突起半导体结构，这些交错表面沿着不同的第二组等同晶面而取向。这种半导体衬底可以容易地用于形成包括具有不同沟道取向的互补FET的SRAM单元或其它CMOS器件。

一方面，本发明涉及一种半导体器件，包括：

包括第一器件区域和第二器件区域的半导体衬底，其中第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且其中第二器件区域包括具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构；

位于第一器件区域处的第一场效应晶体管(FET)，所述第一FET包括沿着第一器件区域的基本平坦的上表面延伸的沟道；以及

位于第二器件区域处的第二互补FET，该第二互补FET包括沿着第二器件区域处的突起半导体结构的多个交错上表面延伸的沟道。