[发明专利]商业评估系统及方法及相关成本利益预测方法

说明书

技术领域

本发明关于一种集成电路设计缩减的商业评估系统及方法，特别关于一种用以预测集成电路设计缩减的可缩减合格率的商业评估系统及方法及相关成本利益预测方法。

背景技术

在一半导体元件制造程序中，集成电路设计者可直接地缩减(shrink)一集成电路芯片(IC chip)的设计尺寸。举例来说，一集成电路芯片在一晶片厂的同一尺寸的一晶片的设计可被由0.18微米(um)缩减至0.16微米。有时候设计缩减可能仅用于部分的制造过程，例如一特定制造过程技术的后端(back-end)。通常由于设计缩减的关系，单一晶片可产生更多的集成电路芯片，芯片速度或耗电也被改善，以及/或可得到其它利益。

然而，与设计缩减有关的整体成本降低并不直接地明显由晶粒区域面积造成。特别是，先前设计的制造流程可能具有一较佳的合格率百分比。同时，设计缩减本身也可能导致需要被解决的问题，使得整体成本也因此增加。将一设计缩减变成可生产的设计需要一段时间，此往返时间可为从一季度到数年。此往返时间包含发展晶片委托加工(foundry)技术、芯片验证(silicon proven)学习、以及其类似技术所需的时间。此耗时的程序将使其难以辨别真实利益，特别是当处于不断变化的商业环境时。

一般而言，往返时间以及芯片缩减的判断既不可靠也不系统。因此，需要在芯片设计上的一初期评估方法。一个有效的评估近似法将有助于布局品质的指标、硅知识产权(IP)设计、设计缩减、以及产品成本评估的商业决策。

发明内容

有鉴于此，本发明提供一种商业评估系统及方法及相关成本利益预测方法，用于集成电路设计缩减的商业评估，用以预测可缩减合格率，依据本发明的一实施例提供一个评估系统来判断一集成电路芯片的一设计缩减的成本利益。

本发明提供一种成本利益预测方法，应用于集成电路芯片设计缩减，该成本利益预测方法包括：依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；利用一可缩减模型计算器，计算一缩减合格率结果；以及依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。

关于所述的成本利益预测方法，其中，该数据库包括多个缩减表且其中每一所述缩减表包括该集成电路芯片的一不同设计缩减原则的信息。

该可缩减模型计算器依据该集成电路芯片的制造信息计算该缩减合格率结果。

该原始合格率结果以及该缩减合格率结果指出利用该集成电路芯片的一原始布局，依据每片晶片所产生的良好晶粒数量的一成本节约。

该缩减合格率结果大致上接近实际的硅片结果。

本发明还提供一种商业评估方法，应用于集成电路芯片设计缩减，该商业评估方法包括：产生一集成电路芯片的多个原始合格率结果以及多个缩减合格率结果；以及于一设计到硅片流程的一初期阶段，执行所述原始合格率结果以及所述缩减合格率结果的合格率预测分析以进行商业评估。

关于所述的商业评估方法，其中，所述原始合格率结果以及所述缩减合格率结果利用一给定原始布局、一依据跨技术缩减原则以及制造过程参数的缩减因子近似、以及一制造商的制造过程信息产生。

该缩减因子近似包括一分级方法以及所述原始合格率结果以及所述缩减合格率结果的退化模块以使其更精确。

所述的商业评估方法，还包括：于一设计到硅片流程的一初期阶段，依据所述原始合格率结果以及所述缩减合格率结果执行一布局品质分析以进行布局品质评估。

所述原始合格率结果以及所述缩减合格率结果利用一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一产生。

所述的商业评估方法，还包括：产生一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一的一估计合格率索引。

所述原始合格率结果以及所述缩减合格率结果利用不同技术间的一芯片验证合格率模型产生。

本发明还提供一种商业评估系统，应用于集成电路芯片设计缩减，该商业评估系统包括：一合格率仿真器，其用以依据该集成电路芯片的一给定设计布局，产生一原始合格率结果；一数据库，其包括原始布局信息以及该集成电路芯片的不同缩减原则的信息；一可缩减模型计算器，其用以产生一缩减合格率结果；以及一商业评估模块，其用以依据该原始合格率结果以及该缩减合格率结果，评估一设计缩减的一成本利益。

通过本发明，不同设计缩减技术间的成本利益分析将在制造过程的初期时得到，使得关于设计缩减使用的商业决策可尽早地决定。