[发明专利]集成电路

说明书

技术领域

本发明涉及集成电路，更具体地说，涉及能够检验电路工作速度的集成电路。

背景技术

最近几年中，存在许多使用普通的外部连接有高速随机访问存储器(RAM)的半导体集成电路的情况。高速RAM是其中数据输入输出速率高于普通半导体测试器的速率的RAM，或者是其工作速度高到从半导体集成电路输出并且与时钟同步的数据由于工艺变化而不能从半导体测试器输入的RAM。

存在各种已知的用于测试这样的高速RAM的方法(例如见日本专利早期公布No.2003-4809)。

图27是示出用于测试半导体集成电路的传统系统的框图。

半导体集成电路90包括将被测量的内部电路91、分别连接到内部电路91的输入侧和输出侧的存储电路92和93、用于输入低速测试图样的缓冲器94、用于输出低速测试图样的缓冲器95、各种信号在其上从外面输入的大规模集成电路(LSI)的输入端96、期望的输出值在其上被输出到外面的输出端97和诸如锁相环(PLL)之类的用于通过将低速时钟信号进行倍频而产生高速时钟信号的振荡电路98。

在图27中，存储电路92和93通过振荡电路98的操作，在测试周期期间每个时钟存储数据。因此，从振荡电路98的操作开始到停止，测试图样的最大数目受限于存储电路92和93的容量。因为测试图样的数目很大，所以过程“将数据输入到存储电路→锁定振荡电路→执行高速测试→从存储电路输出数据”必须被重复多于一次。

图28示出了指示传统系统的操作的波形。

当测试模式是数据输入时，以低速写存储电路92。当测试模式是锁定时，使振荡电路98工作并且等待其稳定。当测试模式是高速测试时，输入存储在存储电路92中的数据并且以存储电路93作为数据输出到的目的地执行高速测试。当测试模式是数据输入输出时，将在下一个测试中使用的数据被以低速写入存储电路92并且存储在存储电路93中的数据被以低速输出到外面。

然而，利用这样的测试系统，将出现下列问题。为了执行麻烦的测试，例如其中动画被编码或解码的测试，必须将大约几兆字节的数据输入到存储电路92中并且从存储电路93输出大约几兆字节的数据。在这种情况中，必须使用具有很大容量的RAM作为存储电路92和93。或者，必须通过使用每个都具有几千字节至几万字节容量的RAM来多次执行测试。如果多次执行测试，则在振荡电路98处于停止期间必须保持内部电路91的状态。另外，存储电路92和93还存储无意义的数据，即在写使能未被断言(assert)的时候存在的写数据、在数据未被内部电路91需要的时候存在的读数据等。结果，浪费的存储容量增加并且时间浪费在输入不必要的数据以及输出和确定无意义的数据上。因此，集成电路芯片的尺寸增加并且测试时间变长。

发明内容

本发明是在上述背景情况下做出的。本发明的一个目的在于提供一种允许减小芯片尺寸和减少测试时间的集成电路。

为了达到上述目的，提供了一种能够检验电路的工作速度的集成电路。该集成电路包括将被测试的内部电路、控制电路、测试存储部分、命令解释电路、输入电路和输出电路，控制电路位于内部电路与外部设备之间，用于通过使用读命令将读数据从外部设备输入到内部电路并且用于通过使用写命令将从内部电路输出的写数据输出到外部设备，测试存储部分包括读数据存储部分和写数据存储部分，读数据存储部分用于存储以低速输入的读数据，写数据存储部分用于存储从控制电路输出的写数据，命令解释电路用于解释由控制电路发出的读命令和写命令、用于在确定读数据必须被输入到控制电路时将读数据从测试存储部分以高速供应到控制电路并且用于在确定写数据被从控制电路输出时将从控制电路输出的写数据以高速供应到测试存储部分，输入电路用于将从外部设备输入的读数据以低速输入到测试存储部分，输出电路用于将供应到测试存储部分的写数据以低速输出到外部设备。

当结合通过示例来说明本发明的优选实施例的附图时，本发明的上述以及其他目的、特征和有点将从接下来的描述中变得清楚。

附图说明

图1是示出根据本发明第一实施例的系统的框图。

图2示出了指示根据本发明第一实施例的集成电路的操作的波形。

图3示出了根据本发明第一实施例的集成电路的操作的另一示例。

图4是示出根据本发明第二实施例的系统的框图。

图5是示出根据本发明第三实施例的系统的框图。

图6是示出根据本发明第四实施例的集成电路的框图。

图7示出了低速数据输入电路。

图8示出了低速数据输出电路。