[发明专利]具有Y型金属栅极的金属氧化物半导体晶体管及其工艺

说明书

技术领域

本发明涉及一种制作具有金属栅极的金属氧化物半导体晶体管的方法，尤指一种制作出具有Y型金属栅极的金属氧化物半导体晶体管的方法。

背景技术

随着半导体技术不断进步，目前业界已经能够制造出45纳米(nm)的半导体装置。而现今的金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistors；MOSFET)多数是利用多晶硅(Poly-silicon)材料来制作栅极(Gate)。但是，既有的掺杂多晶硅材料作为栅极结构的方法尚存在多晶硅栅极的耗尽效应(Depletion Effect)及硼穿透(Boron Penetration)至沟道区域等问题。

以多晶硅栅极的耗尽效应为例，多晶硅栅极在反转阶段(Inversion)会在多晶硅邻近栅极介电质(Gate Dielectric)的区域产生载流子(Carrier)耗尽的现象。假若此多晶硅栅极发生多晶硅栅极的耗尽效应，则其有效栅极电容(EffectGate Capacitance)会降低。但是，良好的电子产品的金属氧化物半导体晶体管却应该具有高单位的栅极电容。因为，栅极电容越高时，栅极电容两边会累积越多的电荷，所以沟道中便可以有更多的电荷累积，故当金属氧化物半导体晶体管电连接至偏压时，源极/漏极(Source/Drain)之间的电流流动率会更良好。

请参考图1(a)，图1(a)为已知金属氧化物半导体晶体管的示意图。在图1中基底10上方具有栅极结构12，栅极结构12和基底10之间具有栅极介电层15，且栅极结构12相对应的两侧的基底10中，具有源极/漏极14，而栅极结构12周围环绕间隙壁16。其中，栅极结构12与源极/漏极14构成金属氧化物半导体晶体管18，且栅极结构12由多晶硅所制作而成。当金属氧化物半导体晶体管18发生多晶硅栅极的耗尽效应时，带电荷的载流子会累积在栅极结构12与栅极介电层15之间，使得等效栅极介电层的厚度增加。因此，栅极电容值会随的下降，进而降低栅极电容的总值，并导致金属氧化物半导体晶体管驱动能力的衰退。

为避免上述多晶硅栅极的耗尽效应，目前业界多利用金属栅极取代多晶硅栅极，其相关工艺可利用“取代栅极(replacement gate)”工艺来完成。也就是先形成赝多晶硅栅极(dummy poly-silicon gate)，接着，再去除此赝多晶硅栅极以形成凹槽，并在其凹槽内形成金属栅极。另外，金属栅极和基底之间又常具有阻障层以及高介电常数材料(high-k)介电层，以防止栅极结构漏电并增加工艺的弹性。而这种结构经常被使用于45nm及以下的元件中，以减少多晶硅耗竭效应，提供较低的热预算，进而提高元件效能。

在前述取代栅极工艺中，必须先将阻障层沉积在凹槽壁上，再把金属填入凹槽的中。然而，因为凹槽通常会具有很大的深度/宽度比，使得沉积阻障层时容易发生阻障层阶梯覆盖(step coverage)不良的情况。请参考图1(b)与图1(c)，图1(b)与图1(c)为传统金属氧化物半导体晶体管的制作方法示意图。如图1(b)所示，去除赝多晶硅栅极之后，基底10上具有凹槽22，且凹槽22本身具有一定的深度L与宽度W。沉积于基底10上的阻障层24造成凹槽22开口缩小(overhang)现象，并且导致后续填入金属形成金属栅极26的工艺容易产生孔洞(void)现象，如图1(c)所示。这使得后续工艺时金属栅极易受到化学损伤(chemical attack)而影响元件特性。有鉴于此，如何制造出无阶梯覆盖不良问题的阻障层的金属氧化物半导体晶体管，为半导体业界一项重要课题。

发明内容

本发明主要的目的是在于提供一种具有Y型金属栅极的金属氧化物半导体晶体管及其工艺以解决上述问题。

根据本发明的权利要求，本发明提供一种制作具有金属栅极的金属氧化物半导体晶体管的方法，包含提供基底，基底上方具有栅极牺牲层，间隙壁围绕栅极牺牲层，栅极牺牲层相对两侧的基底内各具有掺杂区。接着，在栅极牺牲层、间隙壁以及基底上方依序形成绝缘层与介电层。之后，去除部分介电层至曝露出绝缘层，并去除栅极牺牲层上方的绝缘层与栅极牺牲层，以在剩余的间隙壁上形成倾斜边缘。其后，在间隙壁内形成凹槽。形成阻障层于凹槽内壁、倾斜边缘以及剩余的介电层上，并且形成导电层于凹槽内、倾斜边缘以及剩余的介电层上，以及去除剩余的介电层上方的阻障层和导电层，使剩余的阻障层和导电层得以形成金属栅极。