[发明专利]半导体装置及半导体装置的版图设计方法

说明书

技术领域

本发明涉及半导体装置及其版图设计方法，该半导体装置包含用于回避天线损害(antenna damage)的天线保护元件。

背景技术

近年来，随着半导体制造技术的微细化发展，在器件(device)的制造工序中，利用等离子刻蚀(Plasma etching)、等离子CVD为代表的等离子工艺(process)已经很普遍。但是，另一方面，被称为等离子充电损害(plasmacharging damage)的、由等离子工艺引起的半导体元件的损伤成为很大的问题。

等离子充电损害，也被称为天线损害，已成为栅极泄漏(gate leak)电流增加、阈值电压变动等半导体元件特性恶化、故障、寿命降低的原因。而且，伴随工艺技术微细化的栅极氧化膜的薄膜化等，使得天线损害成为更加严重的问题。

作为上述问题的解决方法之一，专利文献1公开了使用保护元件(以下称为天线保护元件)的方法。这里，天线保护元件是指具有二极管(diode)、闸流晶体管(thyristor)等的元件，该二极管、闸流晶体管是通过从等离子放射的紫外区域的光线(以下简称为紫外光)照射到活性区域，而使导电性得到提高。根据专利文献1，由于导致天线损害产生的充电电流通过天线保护元件向接地电位放电，所以能够避免半导体元件的损伤。

而且，专利文献1指出，紫外光未照射到天线保护元件的活性区域时，天线保护元件针对天线损害的保护能力降低。因此，其公开了通过在活性区域的上层设置空间，将紫外光照射到天线保护元件的活性区域的结构。

下面利用图55简单说明专利文献1的结构。图55是使用标准单元(standard cell)的一般的版图。图55中，5501为天线保护元件，5502、5503为标准单元，5504、5505为信号图案(pattern)，5506为虚设(dummy)图案。由图55可知，在天线保护元件5501的上层未配置任何掩模(mask)图案。即，根据专利文献1，为了在天线保护元件的上层设置空间，所以在其上层不配置掩模图案。

另一方面，为了减少天线损害而将紫外光照射到天线保护元件的活性区域，专利文献2公开了在活性区域的上层不配置虚设图案的结构。图56示出了使用专利文献2的技术的结构例。由图56可知，在天线保护元件5501的上层配置有信号图案5504、5505，但是未配置虚设图案5506。

若使用专利文献2的结构，可以在天线保护元件的上层配置信号配线。所以，与专利文献1的结构相比较，具有因照射到活性区域的紫外光减少而造成天线保护元件能力降低的缺点，但同时又能够获得提高信号图案的配线效率、在设计时可以缩小半导体集成电路面积的优点。

另一方面，在刻蚀工序、CMP工序中，重要的是满足根据工艺条件获得的该层的面积率。不能满足面积率时，不但刻蚀速度产生不均匀，而且CMP工序中会产生无法使衬底表面充分平坦化、无法充分地获得工艺精度的问题。因此，专利文献3公开了为了满足面积率，在空地区域中，使虚设图案的间距(pitch)及其形状随每个检查窗(check window)而变化的配置手法。

专利文献1：美国专利第5994742号说明书

专利文献2：特开2004-363255号公报

专利文献3：特开2002-9161号公报

但是，无论专利文献1还是专利文献2的方法，都不能在天线保护元件的上层配置虚设图案，所以存在以下问题：天线保护元件附近的面积率发生疏密、无法充分地获得工艺精度。

另外，专利文献2中，由于不是按照天线保护元件的活性区域上层配置的信号图案的量确定天线保护元件的保护能力，所以存在天线保护元件有可能被过剩或者过小配置的问题。

而且，随着栅极氧化膜的薄膜化等的工艺技术的微细化发展，天线损害更加严重，因此应当配置的天线保护元件的数量、面积有增加的倾向。所以，也存在以下问题：以往配置于空闲区域的，多晶硅(polysilicon)、活性区域等的衬底层的虚设图案减少，衬底层的面积率难以调整。

这样，在设计制造具有天线保护元件的半导体装置时，由于产生了上面例示出的种种问题，所以希望出现能够解决这些问题的半导体装置的结构和版图设计方法。

发明内容

有鉴于此，本发明的目的在于提供一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。