[发明专利]衬底、半导体器件及其形成方法

说明书

技术领域

本发明涉及具有混合表面取向并可用于形成互补金属氧化物半导体(CMOS)器件的绝缘体上半导体(SOI)衬底。更具体地，本发明涉及包括一个或多个具有适合于形成n沟道场效应晶体管(n-FET)的表面取向的器件区域和一个或多个具有适合于形成p沟道场效应晶体管(p-FET)的不同表面取向的器件区域的SOI衬底，以及用于形成此SOI衬底的方法。

背景技术

在本半导体技术中，例如n-FET和p-FET的CMOS器件通常制造在半导体晶片上，每个半导体晶片具有沿形成衬底的半导体材料(例如Si)的单组等效晶面中的一个取向的衬底表面。具体地说，大多数现如今的半导体器件制造在具有沿硅的{100}晶面的一个取向的晶体表面的硅晶片上。

公知电子沿硅的{100}晶面具有高迁移率，而空穴沿硅的{110}晶面具有高的迁移率。具体地说，沿{100}平面的空穴迁移率值大概比沿此平面的相应的电子迁移率值低约2到4倍。相反，沿{110}硅表面的空穴迁移率值是沿{100}硅表面的空穴迁移率值的约2倍，而沿{110}表面的电子迁移率相对于沿{100}表面的电子迁移率明显降低。

如从上面所述得出的，{110}硅表面适合于形成p-FET器件，因为沿{110}平面具有极佳的空穴迁移率，这会在p-FET中产生更高的驱动电流。然而，此表面完全不适合于形成n-FET器件。{100}硅表面反而适合于形成n-FET器件，因为{100}平面具有提高的电子迁移率，这在n-FET中导致了更高的驱动电流。

因此，优选形成具有不同表面取向(即，混合表面取向)的半导体衬底，以同时提供优化性能的n沟道和p沟道互补FET器件。

Doris等人的美国专利申请公开No.2004/0256700描述了一种通过晶片接合、蚀刻、和外延再生长形成的混合取向衬底。然而，只有一个此混合取向衬底包括的互补器件区域具有掩埋绝缘层和构成SOI结构，而其它互补器件区域不包括任何掩埋绝缘层而只构成体结构。

Min Yang等人(M.Yang.等人的Technical Digest of InternationalElectron Devices Meeting，pp.453，2003)描述了一种新颖的用于使用混合取向技术(HOT)的高性能CMOS的MOSFET结构，其中通过利用载流子迁移率取决于表面取向的特点在{110}表面取向上制造了p-FET而在{100}表面取向上制造了n-FET。然而，在Min Yang等人公开的HOT结构中，一类MOSFET在SOI上，而另一类在类体衬底上。

SOI衬底结构相对于它们的体衬底的优点是公知的，它包括但不局限于：减小结泄漏、减小结电容、减小短沟道效应、更好的器件性能、更高的封装密度、和更低的电压需求。

因此需要提供一种改进的混合取向衬底，该衬底具有配置为SOI结构的两种互补器件区域，用于进一步提升器件性能。

发明内容

本发明提供了一种改进的混合取向的衬底，它包括具有第一表面结晶取向和通过掩埋绝缘层获得的SOI结构的一个互补器件区域和具有第二、不同表面结晶取向和通过反掺杂的半导体层获得的假SOI结构的另一互补器件区域。

本发明的反掺杂的半导体层将半导体器件层与所述基础半导体衬底有效电隔离，并因此在所述另一互补器件区域处形成了浮置主体，它可与通过真SOI结构中的掩埋绝缘层形成的浮置主体相比拟。

一方面，本发明涉及一种衬底，包括：

基础半导体衬底，具有第一导电类型和第一结晶取向；

一个或多个第一器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第一器件区域包括具有第一半导体器件层位于其上的绝缘层，以及所述第一半导体器件层具有与第一结晶取向不同的第二结晶取向；以及

一个或多个第二器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第二器件区域包括具有第二半导体器件层位于其上的与第一导电类型相反的第二导电类型的反掺杂的半导体层，以及所述第二半导体器件层具有所述第一结晶取向。

优选所述第一和第二半导体器件层具有基本上齐平的上表面(即，具有小于±20nm的偏离)。