[发明专利]一种用于多核处理器Cache一致性实物验证的装置

权利要求书

1.一种用于多核处理器Cache一致性实物验证的装置，其特征在于：包括单核处理器FPGA实现(101)和外部系统(105)两个部分，单核处理器FPGA实现(101)和外部系统(105)之间通过高密度插槽相连；其中外部系统上实现了系统控制逻辑和存储访问控制逻辑；单核处理器FPGA实现(101)上实现了虚拟多核处理器，包括以下组成部分：真实处理器核(102)、虚拟处理器核(103)、二级高速缓存、核间一致性控制部件和系统接口控制部件(104) ；真实处理器核(102)与虚拟处理器核(103)都和二级高速缓存、核间一致性控制部件(104)相连，其中虚拟处理器核(103)是真实处理器核(102)高度抽象的行为级模型，虚拟处理器核(103)使用硬件设计语言描述实现，不需要真正完全实现真实处理器核(102)的全部功能，其功能实现了真实处理器核(102)与核间一致性控制部件(104)的接口协议，虚拟处理器核(103)通过采集真实处理器核(102)发出的访存请求地址，经过相关性转换和合法性处理，向核间一致性控制部件(104)密集的发出合法的有针对性的访存干扰命令，同时处理来自一致性控制部件(104)返回的响应和Cache一致性请求，并保持核间共享数据的一致性。

2.根据权利要求1所述的一种用于多核处理器Cache一致性实物验证的装置，所述虚拟处理器核(103)的工作原理是通过采集真实处理器核(102)发出来的访存请求地址，经过相关性转换，生成一个和原地址相关的新访存地址；该新访存地址根据一级数据标记(206)的命中情况来形成合法的访存干扰命令登记到不命中地址队列(204)，经过仲裁后向一致性控制部件(104)发送访存干扰命令，同时还能够根据一致性控制部件(104)发送访存干扰命令，同时还能够根据一致性控制部件(104)返回的响应，修改一级数据高速缓存(207)的状态或数据，此外还能够处理来自核间一致性控制部件(104)的Cache一致性请求，并返回响应和数 据，干扰真实处理器核(102)的正常工作，以验证多核处理器Cache一致性的正确性。 

3.根据权利要求2所述的一种用于多核处理器Cache一致性实物验证的装置，其特征在于：使用硬件描述语言实现的虚拟处理器核(103)，在软件模拟和硬件仿真中都可以使用；在软件模拟环境中，原有的单核处理器验证测试激励全部可以继承，只要将虚拟处理器核内嵌到原有的单核处理器验证环境中，就可以模拟验证多核处理器Cache一致性的正确性；在单核处理器FPGA验证平台的基础上可以保持原有硬件平台结构不变，将虚拟处理器核(103)内嵌到原有的单核处理器FPGA中，就可以支持多核处理器Cache一致性实物验证。