[发明专利]嵌埋半导体芯片的承载板结构

说明书

技术领域

本发明涉及一种嵌埋半导体芯片的承载板结构，特别是涉及一种将半导体嵌埋于承载板中的结构。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，其主要是在一封装基板(package substrate)或导线架上先装置半导体芯片，再将半导体芯片电性连接在该封装基板或导线架上，接着以胶体进行封装；其中球栅阵列式(Ball gridarray，BGA)为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体芯片，并利用自动对位(Self-alignment)技术以于该封装基板背面植置多个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体芯片承载件上可以容纳更多输入/输出连接端(I/Oconnection)以符合高度集积化(Integration)的半导体芯片所需，以通过此些锡球将整个封装单元焊结并电性连接至外部装置。

但是，传统半导体封装结构是将半导体芯片黏贴于基板顶面，进行打线接合(wire bonding)或覆晶接合(Flip chip)封装，再于基板的背面植以锡球以进行电性连接，如此，虽可达到高脚数的目的，但是在更高频使用时或高速操作时，其将因导线连接路径过长导致阻抗增加，使电气特性的效能无法提升，而有所限制。

以鉴于此，为了能有效地提升电性质量而符合下世代产品的应用，业界纷纷研究采用将芯片埋入电路板内，作直接的电性连接，来缩短电性传导路径，并减少信号损失、信号失真及提升在高速操作的能力。

现有嵌埋半导体芯片的电路板的制法流程图如图1A至图1D所示，首先提供一承载板10，该承载板10具有第一表面10a及与该第一表面相对的第二表面10b，而该承载板10为绝缘板、金属板或完成前段线路制程的单层或多层电路板，且于该承载板10中形成至少一贯穿的开口100(如图1A所示)；接着将至少一具有多个电极垫110的半导体芯片11置于该承载板10的开口100中(如图1B所示)，得于该承载板10的第二表面10b形成有一具黏性且后续可移除的黏着板(图中未表示)；于该承载板10的开口100中填充黏着材料12并经固化(Curing)制程以将该半导体芯片11固定于该承载板10的开口100中(如图1C所示)；之后于该承载板10的第一及第二表面10a、10b进行线路增层制程，以于该承载板10的第一及第二表面10a、10b分别依序形成至少一第一介电层13a及第二介电层13b，并于该第一及第二介电层13a，13b表面分别形成第一及第二线路层14a与14b，且该线路层14a是通过形成于该第一介电层13a中的导电盲孔140以电性连接至该半导体芯片11的电极垫110，又该承载板10中形成有电镀导通孔142以电性连接该第一及第二线路层14a与14b(如图1D所示)。

请参阅图2，又另一现有嵌埋半导体芯片的电路板的制法是于一承载板10中形成至少一未贯穿的开口100’，接着将至少一具有电极垫110的半导体芯片11接着于该开口100’中，并于该开口100’中填充黏着材料12，且进行固化制程以将该半导体芯片11固定于该开口100’中，之后于该承载板10的表面进行线路增层制程以形成包括至少一介电层13及线路层14的线路增层结构，且该线路层14通过形成于该介电层13中的导电盲孔140以电性连接至该半导体芯片11的电极垫110。

依上所述制造过程所制成的嵌埋半导体芯片的电路板虽可缩短电性传导路径，并减少信号损失、信号失真及提升在高频运行的能力以克服现有半导体芯片接置于电路板表面的种种缺陷。但是，上述现有技术的制造过程，是于承载板中形成上下尺寸相同的垂直开口，不利于将该半导体芯片置放在该承载板的开口中。

又，上述现有技术的制造过程是直接于该开口中填充黏着材料，由于该半导体芯片与开口的间隙为狭小的直细缝，当黏着材料注入该细缝时，容易使该开口100未能完全被黏着材料填满，进而使得该开口中黏着材料充填不均匀，且易残留空气而于后续热循环制程中发生爆板现象，严重影响后续制程信赖性。

以及，现有技术的制造过程中是于承载板中形成上下尺寸相同的垂直的开口，由于热膨胀系数不同，当该半导体芯片接置于开口中并进行后续的热循环制程产生热膨胀效应时，该半导体芯片的边缘容易受开口边缘的挤压而受损；或是半导体芯片主动面周缘与开口周缘因应力过大，而造成后续线路增层制程所用的绝缘层与开口周缘产生分层现象，进而影响电路板嵌埋芯片的质量。