[发明专利]导线架与以导线架为芯片承载件的覆晶型半导体封装件

说明书

技术领域

本发明涉及一种覆晶型半导体封装技术，特别是涉及一种以导线架作为芯片承载件的覆晶型半导体封装件与所应用的导线架。

背景技术

传统的FCQFN(Flip Chip Quad Flat Non-Leaded)半导体封装件，是如图1所示的结构，其以覆晶方式通过多个焊锡凸块10将芯片11接置于一导线架12上，而使该芯片11与导线架12形成电性连接关系；该芯片11、导线架12及焊锡凸块10并以一封装胶体13予以包覆，且令该封装胶体13形成后，该导线架12的各导脚120的侧面(SideSurface)120a及底面(Bottom Surface)120b均外露出该封装胶体13，并使各该导脚120的底面120b与该封装胶体13的及底面13b齐平，令完成封装的半导体封装件1的导脚120无外伸出封装胶体13的部分，而减少该半导体封装件1设置于一印刷电路板(未图标)时所占用的面积。上述的半导体封装件1已揭示于第6,507,120、6,590,281及6,700,187号美国专利中。

然而，随着芯片的积体化程度的提升，电性的要求随之提高，芯片于运行时产生的热量亦随之增加，使上述的FCQFN半导体封装件的部分导脚作为接地及散热用途的方式往往无法满足需求，遂有将导线架中的接地导脚相连结或于导线架中形成一具较大面积的接地平面的设计提出，从而使经连结的接地导脚或接地平面通过布设于芯片上的伪凸块(Dummy Bumps)或接地凸块(Ground Bumps)与芯片连接，以令芯片产生的热量经由伪凸块或接地凸块传递至该经连结的接地导脚或接地平面，由于该经连结的接地导脚或接地平面具有较大的接地及散热面积，故能有效提升电性与散热效率。

第6,597,059号美国专利即揭示上述的半导体封装件，如图2A及图2B所示，该半导体封装件2的导线架22即由多个的导脚220及位于该导脚220间的接地平面221所构成，供芯片21通过多个焊锡凸块20a及多个的接地凸块20b分别焊接至导脚220及接地平面221上，而使该芯片21电性连接至该导线架22，并形成有一封装胶体23包覆该芯片21、导线架22、焊锡凸块20a及接地凸块20b。该半导体封装件2虽因有较大面积的接地平面221而能提升电性与散热效率，但是接地平面221仅有其侧面221a及部分顶面221b与封装胶体23结合，使接地平面221与封装胶体23间的结合性不足，易在后续的热循环(Thermal Cycling)中，因接地平面221与封装胶体23的材料间的热膨胀系数差异(CTE Mismatch)而使接地平面221与封装胶体23间的接合面发生脱层现象，如图2C中的D所示；一旦有脱层现象发生，会导致水气的入侵及气爆效应(Popcorn Effect)，而影响至半导体封装件2的信赖性。此外，该接地平面221由于面积较大，在热循环中会产生较大的热应力，而更易导致接地平面221与封装胶体23的脱层。

是以，如何解决上述问题而仍符合电性与散热效率的要求乃成为业界所面对的一大问题。

发明内容

本发明的目的是提供一种接地平面与封装胶体间不致发生脱层的导线架与以导线架为芯片承载件的覆晶型半导体封装件。

本发明的另一目的是提供一种接地平面能与封装胶体有效结合的导线架与以导线架为芯片承载件的覆晶型半导体封装件。

为达成上述及其它目的，本发明提供的以导线架为芯片承载件的覆晶型半导体封装件包括：于其一表面上布设有多个的焊锡凸块及接地凸块的芯片；一具有多个导脚与位于该导脚间的接地平面的导线架，其中，该接地平面形成有一切缝，且该焊锡凸块焊接至对应的该导脚而该接地凸块焊接至该接地平面；以及用以包覆该芯片、焊锡凸块、接地凸块及导线架的封装胶体，但使该导线架的导脚及接地平面的外侧面及底面均外露出该封装胶体并使该接地平面的底面与该封装胶体的底面齐平。

为达成上述及其它目的，本发明提供的导线架，供应用于通过封装胶体部份包覆所构成的覆晶型半导体封装件中，该导线架包括：多个导脚；以及位于该多个导脚间的接地平面，其具有供用以形成该封装胶体的封装化合物充填的切缝。

该切缝的宽度以足能让形成封装胶体的封装化合物填入为原则，并无特定限制。该切缝可以以直线或曲折线方式形成，亦无特定限制，但当该切缝为曲折形状时，能增加封装胶体与接地平面间的结合面积，故能进一步提升两者间的结合性。该切缝的形成位置也无特定限制，但以形成于接地平面的中间处为较佳，从而使接地平面与热循环中产生的热应力降至最低。