[发明专利]复合硬掩模层、金属氧化物半导体晶体管及其制作方法

说明书

技术领域

本发明有关于一种利用复合硬掩模层的制作金属氧化物半导体晶体管(metal-oxide semiconductor，MOS transistor)的方法，尤指一种利用选择性外延(selective epitaxial growth，以下简称为SEG)成长制作的MOS晶体管的方法。

背景技术

选择性外延成长(SEG)技术主要是于单晶基板表面形成晶格排列与基板相同的外延层，其应用于许多半导体元件的制作中，例如具有增高式源极/漏极(raised source/drain)的晶体管具有良好短沟道特性与低寄生电阻的优点，同时通过增高的外延层的存在，可避免形成金属硅化物时过度消耗硅基底导致漏电流的困扰；而嵌入式源极/漏极(recessed source/drain)则具有可改善漏极引发能带降低效应(drain induced barrier lowering，DIBL)与击穿(punchthrough)效应、降低截止态漏电流、以及减少功率消耗的优点。

一般而言，SEG技术先利用表面清洗工艺完全地清除基板表面的原生氧化物(native oxide)或其它不纯物(impurity)后，在基板表面沉积外延层，并使外延层沿着基板表面的晶格结构向上生长。请参阅第1图至第4图，第1图至第4图为已知利用SEG技术制作应变硅MOS晶体管的方法的示意图。如第1图所示，首先提供基底100，如硅基底，基底100上已形成有多个浅沟槽隔离(shallow trench isolation，STI)102，并于基底上依序形成介电层112、多晶硅层114、与包含有氮化硅或氧化硅的硬掩模层，其中硬掩模层通过光刻工艺图案化，而所得的图案化硬掩模层120用以定义栅极的位置及线宽。

请参阅第2图。接下来进行蚀刻工艺，移除部分多晶硅层114与介电层112，以形成栅极110。随后进行离子注入工艺，以于栅极110两侧的基底100中分别形成轻掺杂漏极(lightly doped drains，LDD)116，并于栅极110的侧壁形成间隔壁118。接下来请参阅第3图与第4图。随后利用图案化硬掩模层120与间隔壁118作为蚀刻掩模，在栅极110两侧的基底100内分别蚀刻凹槽130。如第4图所示，凹槽130内的基底100表面于后续SEG工艺时生成外延层132。另外，在蚀刻凹槽130之前或SEG工艺形成外延层132之后，可进行离子注入工艺，以形成嵌入式源极/漏极。

值得注意的是，在形成栅极110后，及进行形成嵌入式源极/漏极的SEG工艺前，基底100尚会经过多次蚀刻与清洗步骤，例如多晶硅层114蚀刻后清洗、轻掺杂漏极116离子注入后的清洗、间隔壁118的蚀刻与蚀刻后清洗、凹槽130蚀刻及蚀刻后清洗、以及SEG工艺前的清洗，上述蚀刻及清洗工艺在在耗损原本覆盖于多晶硅层114上的硬掩模层120。因此在进行SEG工艺前，被耗损的图案化硬掩模层120致使其下方的多晶硅层114暴露出来，此种耗损的发生尤以图案化硬掩模层120的边缘居多。而在进行后续SEG工艺时，这些暴露出的多晶硅层114边角(corner)会形成不应出现的外延层。这些外延层的形成可能造成掺杂于多晶硅层114内的离子扩散至这些外延层内，因而降低栅极110的活化程度(activation)或增加栅极110的反转(inversion)，影响元件表现。这些外延层132甚至可能在后续工艺中造成栅极110与源极/漏极间的短路，造成成品率的下降。

此外，由于氮化硅构成的硬掩模层120不易移除，因此亦常于后续移除硬掩模层120的移除步骤中，例如移除硬掩模层120以于多晶硅层114表面形成金属硅化物，会影响栅极110的表面轮廓，甚至于移除步骤中将间隔壁118一同移除，而一对栅极110的侧壁或一对多晶硅层114底部的介电层112造成伤害。

因此，如何提供可有效抵抗蚀刻与清洗步骤所造成的耗损，亦可于移除时不致对其他元件造成损害的硬掩模层，实为半导体技术领域中的重要课题。

发明内容

因此，本发明于此提供一种利用复合硬掩模的制作MOS晶体管的方法，以改善已知技术中硬掩模层因消耗而损及其他元件，以及移除硬掩模层时损害其他元件的缺失。