[发明专利]数字控制变容器、数字控制振荡器和全数字锁相环

说明书

技术领域

本发明涉及一种高分辨率变容器、单边缘触发数字控制振荡器和使用其的全数字锁相环。

背景技术

在高速集成电路(integrated circuit，IC)处理器或通信系统中，锁相环(phase locked loops，PLL)常用于获得具有精确频率和相位的时钟信号。举例来说，在射频(radio frequency，RF)发射器中，PLL可用以基于参考频率来合成一载波频率；在RF接收器中，PLL可用于从所接收的信号中复原出该载波频率。以另一例来说，在包含多个IC芯片的系统中，PLL可用于该些芯片中，以便使该些芯片彼此同步，或提供具有精确时序关系但频率比外部信号更高的内部时钟信号。

现有PLL的例子包括线性PLL、数字PLL和全数字PLL。这三种类型在图1至3中分别说明，底下简要描述。

图1显示线性PLL的结构，线性PLL还称为模拟PLL或APLL。线性PLL包含：相位检测器102、回路滤波器104和压控振荡器(voltage controlledoscillator，VCO)106。相位检测器102将VCO 106的输出信号与参考信号混合以产生混合信号；所述混合信号含有：和频分量，代表输出信号频率与参考信号频率的总和；差频分量，代表输出信号频率与参考信号频率之间的差；和相位差分量，代表输出信号相位与参考信号相位之间的差的分量。回路滤波器104从混合信号滤出和频分量，并将差频分量和相位差分量输出到VCO 106。VCO 106的输出信号的振荡频率由频率差和相位差所确定。线性PLL为负反馈回路，使得当输出信号的频率低于参考信号的频率时，回路滤波器104的输出信号会控制VCO 106以升高输出信号的频率。相反，在输出信号的频率高于参考信号的频率时，回路滤波器104的输出信号会控制VCO 106以降低输出信号的频率。因此，在线性PLL稳定后，VCO 106的输出信号应具有与参考信号相同的频率和相位；换句话说，VCO 106的输出信号被锁到参考信号。

图2显示数字PLL的结构，数字PLL常缩写为DPLL。DPLL包含：相位与频率检测器(phase and frequency detector，PFD)202、电荷泵204、回路滤波器206、用于产生振荡信号的VCO 208，和用于产生分频后信号的分频器210，分频后信号的频率为振荡信号频率的1/N，其中，N为整数。PFD 202将分频后信号与参考信号进行比较，并将控制信号提供到电荷泵204，从而指示振荡信号的频率是应增加还是应减小。电荷泵204包含电荷存储元件，且其输出电压与存储在电荷存储元件中的电荷量成比例。回路滤波器206滤出电荷泵204的输出的高频分量。VCO 208所产生的振荡信号的频率由经回路滤波器206滤波后电荷泵204的输出电压确定。分频器210接收振荡信号并产生分频后信号。DPLL使得振荡信号的频率为参考信号频率的N倍。因此，在振荡信号的频率高于参考信号频率的N倍时，电荷泵204的操作可降低VCO208所产生的振荡信号的频率。相反，在振荡信号的频率低于参考信号频率的N倍时，电荷泵204的操作可升高VCO 208所产生的振荡信号的频率。因此，在DPLL处于锁定状态时，VCO 208所产生的振荡信号的频率应为参考信号频率的N倍。分频器210的输出频率为振荡信号频率的M/N，其中M、N为整数。因此，在产生具有任意频率的振荡信号上，DPLL有很大弹性。

图1和2中的APLL和DPLL均使用VCO。VCO是模拟电路，其占据较大的芯片面积且其抗噪声能力较弱。相反，全数字PLL(或ADPLL)利用数字控制振荡器(digitally controlled oscillator，DCO)代替VCO。图3显示ADPLL的结构。ADPLL包含PFD 302、控制单元304、DCO 306和分频器308。PFD 302将分频器308的输出信号与参考信号进行比较，并将信号提供到控制单元304，以指示增加或减小输出信号的频率。控制单元304基于PFD 302的输出产生控制信号，用于控制DCO 306以调整DCO 306所产生的振荡信号的频率。分频器308接收振荡信号，并产生频率等于振荡信号频率的1/N的信号。当ADPLL处于锁定状态时，DCO 306产生的振荡信号的频率应为参考信号频率的N倍。