[发明专利]半导体存储器、控制器和半导体存储器操作方法

说明书

技术领域

本发明涉及半导体存储器和用于访问该半导体存储器的控制器。

背景技术

随着半导体制作技术的进步，可以安装在ASIC(专用IC)等的控制器中的元件数目也逐年增加。响应于元件数目的增长，已经可以在单个ASIC上安装各种功能块芯片，而传统上这些功能块芯片是利用分离的芯片配置的。由于ASIC具有更高级的特征，外部端子的数目趋向于增加。此外，为了增大数据传送速率，数据端子的数目趋向于增加。由于作为外部端子的焊盘的大小是基于封装技术来确定的，因此即使在元件大小随着半导体制作技术的进步而减小时，焊盘大小也不能以与元件大小相同的比率减小。此外，对于每个外部端子，一般需要用于保护元件免受静电影响的静电保护电路和用于从/向外部输入/输出信号的缓冲器电路。这些电路中的元件的大小比形成在芯片内的功能块的晶体管的大小要大。从而，当外部端子的数目增加时，LSI的芯片大小趋向于变得更大，并且芯片成本趋向于变得更高。

另一方面，为了减少控制器的外部端子的数目，也需要减少与控制器相连的半导体存储器中的外部端子的数目。例如，对于以时间共享模式接收行地址信号和列地址信号的DRAM，已经提出了这样一种技术，其中掩蔽信号与列地址信号一起被接收，以减少用于掩蔽写数据的数据掩蔽端子(例如日本未经实审专利申请公开No.2005-182530)。此外，已经提出了这样一种技术，其中利用未使用的列地址端子来接收数据掩蔽信号，以减少数据掩蔽端子(例如，日本未审查专利申请公开No.2000-132964)。

数据一般是以字节为单位被掩蔽的。如上所述，数据端子的数目趋向于增加。响应于数据端子数目的增长，数据掩蔽信号的比特数目也必须增加。在上述传统技术中，数据掩蔽信号是利用列地址信号的未使用的比特来提供的。一般，未使用的比特大约是两比特。在这种情况下，只能掩蔽两字节数据。尚未提出这样的技术，即在数据字节数目增加并且数据掩蔽信号的比特数目增加时，能在不增加外部端子数目的情况下掩蔽数据的技术。

发明内容

本发明的一个目的是即使在数据掩蔽(mask)信号的比特数目较大时也能在不增加外部端子的数目的情况下执行数据的掩蔽控制。

在本发明中，地址输入电路同步于时钟信号的跳变沿，顺序地接收提供到地址端子的第一地址信号、第二地址信号和第一数据掩蔽信号。即，第一数据掩蔽信号被提供到地址端子的定时是不同于第一地址信号或第二地址信号被接收的定时的。第一地址信号、第二地址信号和第一数据掩蔽信号例如被从访问半导体存储器的控制器输出。数据输入/输出电路经由数据端子输入/输出数据。数据输入/输出电路根据第一数据掩蔽信号的逻辑掩蔽去往存储单元的写数据和来自存储单元的读数据中的至少任何一个。这使得即使当数据掩蔽信号中的比特数目较大时也能在不增加外部端子的数目的情况下执行数据的掩蔽控制。

附图说明

当结合附图理解以下详细描述时，将更清楚本发明的性质、原理和实用性，附图中类似的部件由相同的标号标示，其中：

图1是示出本发明的第一实施例的框图；

图2是示出图1所示的存储单元阵列(memory cell array)的细节的框图；

图3是示出本发明所应用到的系统的概况的框图；

图4是示出第一实施例的操作的时序图；

图5是示出本发明的第二实施例的框图；

图6是示出图5所示的存储单元阵列的细节的框图；

图7是示出本发明的第三实施例的框图；

图8是示出第三实施例的操作的时序图；

图9是示出本发明的第四实施例的框图；

图10是示出第四实施例的操作的时序图；

图11是示出第四实施例的其他操作的时序图；

图12是示出本发明的第五实施例的框图；

图13是示出第五实施例的操作的时序图；以及

图14是示出第五实施例的其他操作的时序图。

具体实施方式

下面将参考附图描述本发明的实施例。图中示为粗线的信号线由多条线构成。此外，粗线所连接到的一部分块由多个电路构成。与信号名称相同的符号被用于传输该信号的信号线。以“/”开始的信号表示负逻辑。图中的双圈表示外部端子。