[发明专利]用于时钟信号的分布的系统和方法

说明书

技术领域

本发明的至少一些实施例涉及时钟信号的分布。

背景技术

例如微处理器和高级内存缓冲器(AMB)的很多大型集成芯片(IC)使用全局时钟作为计时参考来使由芯片上的不同功能块执行的数据和逻辑操作同步。

随着新代的集成芯片(IC)变得更快且更大，以最小的时钟相位差将全局时钟信号分布到IC芯片上的功能块变得越来越困难。

另外，高频全局时钟的时钟分布系统随着时钟的频率增加而消耗更多的功率。当全局时钟的频率增加时，用于在大型IC芯片上分布全局时钟的线路消耗更多功率，这可能导致性能降级。

此外，传统的时钟分布网络占用许多路由区，这可能导致需要更大的晶粒尺寸。

举例来说，图1说明使用点到点连接来分布时钟信号的现有技术方法。如图1中所示，此类时钟分布方案使用点到点网络拓扑。举例来说，在图1中，时钟源(11)(例如，集中式锁相回路(PLL))产生时钟信号，将时钟信号提供到集成电路芯片(13)上的各种功能块(例如，21、23、...、29)，作为全局计时参考。通常，时钟信号通过差分线路对而从时钟源(11)分布到每个功能块(例如，21)，所述差分线路对提供从时钟源(11)到对应的功能块(例如，21)的点到点连接。

在图1中，当所述时钟分布系统与具有分布式锁相回路(PLL)的系统相比时，使用集中式时钟源(例如，PLL)可能导致功率消耗减小且晶粒尺寸更小。

然而，随着时钟频率增加，由于时钟相位差的缘故，时钟从集中式源到较大硅晶粒上的功能块的分布变得越来越困难。另外，时钟分布网络可能遭受较大电容性负载，其可能导致时钟分布的高功率消耗。此外，随着IC芯片内的功能块的数目增加，时钟分布网络的线路的路由变得更复杂；且时钟分布网络可能由于点到点连接的缘故而占用更大的晶粒面积。

图2说明在雏菊链时钟分布系统中使用高阻抗接收器来分布时钟信号的现有技术方法。在图2中，全局时钟经由以端接器(55)端接的雏菊链分布到一组功能块(31、33、...、39)。在雏菊链上使用高阻抗接收器(例如，41、43、...、49)来接收针对各个功能块(例如，31、33、...、39)的时钟信号。阻抗接收器通常具有10K欧姆以上的阻抗。在传输线(例如，51)与高阻抗接收器(例如，41)之间使用电感器(例如，53)。此类时钟分布系统的更多细节可参阅2006 IEEE国际固态电路会议(International Solid-StateCircuits Conference)，ISSCC 2006，第4期，GIGABIT TRANSCEIVERS，第88-89和640页中的由Edoardo Prete、Dirk Scheideler和Anthony Sanders所著的“A 100mW 9.6Gb/sTransceiver in 90nm CMOS for Next-Generation Memory Interfaces”。

在图2中所说明的时钟分布系统中，在端接器(例如，55)上的电阻性终端负载上浪费一些功率。另外，时钟分布网络可能由于使用传输线(例如，51)和电感器(例如，53)的缘故而占用较大晶粒面积。

发明内容

本发明提供使用共同总线来分布时钟信号的系统和方法。在此部分中概述一些实施例。

在一个实施例中，时钟信号分布系统包括：总线；发射器，其耦合到所述总线以将时钟信号驱动到总线上；和一个或一个以上低阻抗接收器，其耦合到总线以接收所述时钟信号。举例来说，所述接收器的阻抗小于1000欧姆(或500或200欧姆)。

在一个实施例中，发射器的偏置电流由耦合到总线的接收器的偏置电流控制。举例来说，发射器的偏置电流是耦合到总线的接收器的偏置电流的动态和。

在一个实施例中，总线包括差分总线。低阻抗接收器包括一对电流源，其耦合到一对自偏置门(self-biased gate)以接收差分时钟信号。举例来说，可基于所述门的输出经由共模反馈电路来偏置所述门。在一个实施例中，所述共模反馈电路也执行工作周期校正。

在一个实例中，共模反馈电路包括比较器以确定时钟信号的输出的过滤型式与参考电压之间的差异。用电容器来过滤比较器的输出以产生用于自偏置门的偏压。

在一个实施例中，时钟分布系统位于集成电路上以将时钟分布到集成电路芯片的不同部分。

在一个实施例中，时钟分布系统中的发射器与低阻抗接收器之间不存在电感器。在一个实施例中，总线不具有端接器。