[发明专利]一种维特比译码装置及方法

说明书

技术领域

本发明涉及数字通信系统，具体地说涉及一种维特比(Viterbi)译码装置及方法。

背景技术

目前，维特比译码算法已被广泛应用在数字通信系统中，其具有强大的纠错能力，对改善通信质量有很好的作用。维特比译码算法是一种最大似然译码算法，它根据接收序列，按照最大似然法则，分段地在网格图上计算寻找有最大度量的路径，其实现的结构框图如图1所示，接收序列先通过支路路径度量计算单元计算出各译码状态所有分支的支路路径度量，然后在ACS(加比选)计算单元，对每一译码状态，把进入该译码状态的所有分支的支路路径度量，和存储在路径度量存储单元中的同这些分支相连的前一时刻的路径度量相加，比较并选择最大度量值及该度量值对应的幸存路径，并分别存入路径度量存储单元和幸存路径存储单元，当译码到译码深度后，判决输出单元输出译码序列。

传统的对路径度量(PM)值的存储采用乒乓操作的方式，图2是该方式的示意图，该图可广泛见于学术论文中，例如陈源，江修富发表于《装备指挥学院学报》2005年10月，第16卷第5期77-81页的《维特比算法的关键问题研究及DSP实现》及钟文枫，郑建宏发表于《西安邮电学院学报》2005年7月，第10卷第3期27-30页的《W-CDMA系统中维特比译码的FPGA实现》、张治元发表于《微计算机信息》2005年第21卷第11-3期177-178页的《第三代移动通信中卷积码译码方法研究及应用》等等论文。

可以看到，现有技术中在存取各级的PM值时是采用了A、B两个存储空间交替使用的方式，这是因为传统的维特比译码算法在ACS计算中，译码状态的转移会导致度量的读出和写入地址不同，下面从原理上对该点作一一说明。

假定卷积码的约束长度＝4，码率＝1/2。卷积编码器如图3所示，图中编码器的状态为A1A2A3，总状态数为2^K-1，A0为待编码数据位，a和b(n＝0，…，3)为卷积码的生成系数，均取值0或1。编码规则为：

$C_0=\underset{\mathrm{n}=0}{\overset{\mathrm{K}-1}{\mathrm{\⊕}}}{a}_n{A}_n$$C_1=\underset{\mathrm{n}=0}{\overset{\mathrm{K}-1}{\mathrm{\⊕}}}{b}_n{A}_n---\left(1\right)$