[发明专利]移位寄存器及液晶显示装置

权利要求书

1. 一种移位寄存器，其包括多个移位寄存单元，其特征在于：每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号及后一级移位寄存单元的反相输出信号控制，每一移位寄存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路，该第一、第二上拉电路、第一、第二下拉电路及该输出电路具有一第一公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节点，该第一反相电路连接在该第一、第二公共节点之间，该第一、第二上拉电路为该第一公共节点提供高电平信号，该第一、第二下拉电路为该第一公共节点提供低电平信号，该输出电路在该第一、第二公共节点的控制下选择输出时钟信号或低电平信号，该第二反相电路将输出电路的输出信号反相后输出。

2. 如权利要求1所述的移位寄存器，其特征在于：每一移位寄存单元还包括一时钟信号输入端、一高电平输入端、一低电平输入端、一第一输入端、一第二输入端、一输出端及一反相输出端，该时钟信号输入端接收外部电路的时钟信号，该高电平输入端接收外部电路的高电平信号，该低电平输入端接收外部电路的低电平信号，该第一输入端电连接至前一级移位寄存单元的输出端，该第二输入端电连接至后一级移位寄存单元的反相输出端，该输出端电连接至后一级移位寄存单元的第一输入端，该反相输出端电连接至前一级移位寄存单元的第二输入端，该第一上拉电路受该第一输入端及该第二公共节点控制，该第二上拉电路受该第一、第二输入端控制，该第一下拉电路受该第一输入端控制，该第二下拉电路受该第二输入端及该第二公共节点控制。

3. 如权利要求2所述的移位寄存器，其特征在于：该第一上拉电路包括一第一晶体管及一第二晶体管，该第一晶体管的栅极电连接该第一输入端，其源极电连接该高电平输入端，其漏极电连接该第二晶体管的源极，该第二晶体管的栅极电连接该第二公共节点，其漏极电连接该第一公共节点。

4. 如权利要求3所述的移位寄存器，其特征在于：该第二上拉电路包括一第三晶体管及一第四晶体管，该第三晶体管的栅极电连接该第一输入端，其源极电连接该高电平输入端，其漏极电连接该第四晶体管的源极，该第四晶体管的栅极电连接该第二输入端，其漏极电连接该第一公共节点。

5. 如权利要求4所述的移位寄存器，其特征在于：该第一下拉电路包括一第五晶体管，该第五晶体管的栅极电连接该第一输入端，其源极电连接该第一公共节点，其漏极电连接该低电平输入端。

6. 如权利要求5所述的移位寄存器，其特征在于：该第二下拉电路包括一第六晶体管及一第七晶体管，该第六晶体管的栅极电连接该第二公共节点，其源极电连接该第一公共节点，其漏极电连接该第七晶体管的源极，该第七晶体管的栅极电连接该第二输入端，其漏极电连接该低电平输入端。

7. 如权利要求6所述的移位寄存器，其特征在于：该输出电路包括一第八晶体管、一第九晶体管及一第十晶体管，该第八晶体管的栅极电连接该第一公共节点，其源极电连接该时钟信号输入端，其漏极电连接该第十晶体管的源极，该第九晶体管的栅极电连接该第二输入端，其源极电连接该时钟信号输入端，其漏极电连接该第十晶体管的源极，该第十晶体管的栅极电连接该第一公共节点，其漏极电连接该低电平输入端，其源极电连接该输出端。

8. 如权利要求7所述的移位寄存器，其特征在于：该第一反相电路是一反相器，该第二反相电路是一反相器，该第一、第二、第三、第四及第八晶体管是PMOS型晶体管，该第五、第六、第七、第九及第十晶体管是NMOS型晶体管。

9. 如权利要求7所述的移位寄存器，其特征在于：该输出电路还包括一缓冲器，该缓冲器串接在该第十晶体管的源极与该输出端之间。

10. 一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路及该扫描驱动电路分别包括一移位寄存器以控制数据信号与扫描信号的输出时序，该移位寄存器包括多个移位寄存单元，其特征在于：每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号及后一级移位寄存单元的反相输出信号控制，每一移位寄存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路，该第一、第二上拉电路、第一、第二下拉电路及该输出电路具有一第一公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节点，该第一反相电路连接在该第一、第二公共节点之间，该第一、第二上拉电路为该第一公共节点提供高电平信号，该第一、第二下拉电路为该第一公共节点提供低电平信号，该输出电路在该第一、第二公共节点的控制下选择输出时钟信号或低电平信号，该第二反相电路将输出电路的输出信号反相后输出。