[发明专利]高温单片相位可编程直接数字频率合成源

说明书

技术领域

本发明涉及一种阵列相位感应测井仪器，具体说，涉及一种高温单片相位可编程直接数字频率合成源。

背景技术

阵列相位感应测井仪器的时钟源是为阵列相位感应仪器的接收机提供时钟的装置。其功能主要是为阵列相位感应仪器的接收机提供两路同频率时钟，其中时钟频率可变，并且两路时钟信号的相位差也可以调整。

感应仪器时钟源现在通常做法有两种，第一种做法，采用多个不同频率的晶振，满足各频率点的要求，通过移相电路得到期望的相位差。

第二种做法，采用DDS芯片产生各频率点信号，通过移相电路得到期望的相位差。直接数字式频率合成(DDS，Direct Digital Synthesis)技术是近年来随着数字集成电路和计算机的发展而迅速发展起来的一种新的频率合成技术。DDS一般由相位累加器、波形存储器、数模转换器及低通滤波器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字M的作用下，通过相位累加器从存储器中读出波形数据，最后经过数/模转换和低通滤波后输出频率合成。这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。

直接数字频率合成技术采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：

(1)频率转换快。直接数字频率合成是一个开环系统，无反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。

(2)频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随累加器的位数的增长呈指数增长。分辨率高达μHz。

(3)相位连续。DDS在改变频率时只需改变频率控制字(即累加器累加步长)，而不需改变原有的累加值，故改变频率时相位是连续的。

(4)相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。

(5)控制容易、稳定可靠。高集成度、高速和高可靠性是FPGA/CPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，若设计得当，将不存在类似MCU复位不可靠和PC跑飞等问题。CPLD/FPGA的高可靠性还表现在，几乎可将整个系统集成于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。

综上，采用FPGA来实现DDS有明显的好处，再加上目前的主流FPGA芯片都集成了PLL锁相技术，所以在同时需要使用DDS和PLL的应用中使用FPGA是不二之选。

参照图1所示，DDS本振电路包括DDS电路、PLL电路和分频电路，在基准时钟的控制学产生两路本振信号(本振信号1和本振信号2)。

参照图2所示，DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。DDS电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。频率累加器对输入信号进行累加运算，产生频率控制数据X(frequency data或相位步进量)。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个量化波形存储器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。具体工作过程如下：每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路(即图2-14中的波形存储器)，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。

相位累加器在参考时钟f_c作用下进行累加，相位累加的步进幅度由频率控制字M决定。设相位累加器为N位(其累加值为K)，频率控制字为M，则每来一个时钟作用后累加器的值为：K_t+1＝K_t+M，若K_t+1＞2^N，则自动溢出，N为累加器中的余数保留，参加下一次累加。将累加器输出中的高A(A＜N)位数据作为波形存储器的地址，即丢掉了低位(N-A)的地址(又称为相位截尾)，波形存储器的输出经D/A转换输出和滤波后输出。