[发明专利]一种具有静电防护结构的集成电路

说明书

技术领域

本发明属于集成电路技术领域，涉及集成电路的静电防护。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成集成电路失效的一个主要原因。芯片在制造、生产、组装、测试、运输过程中，往往由于种种外界原因，静电会积累在人体、仪器、芯片内部，人们在无意中，使带电体与芯片管脚相互接触，形成了放电回路。如果芯片内部没有有效的静电放电保护电路，放电瞬间产生的巨大电流会轻易的将芯片永久性烧毁。所以在芯片设计过程中，设计者一般在芯片内部都会设计专门ESD保护电路。ESD保护电路为静电放电瞬间产生的巨大电流提供了专门的泄放通路，以避免电流流入芯片内部造成损坏。

表1.集成电路ESD防护规格

人体放电模式机器放电模式元件充电模式    Ok    2000v    200v    1000v    Safe    4000v    400v    1500v    Super    10000v    1000v    2000v

集成电路ESD防护规格如表1所示。随着CMOS工艺特征尺寸的不断缩小和先进工艺的使用，例如更薄的栅氧层，更短的沟道长度，更浅的源极和漏极深度，LDD结构和silicided结构，使得集成电路中的晶体管对于高电压和大电流的承受能力不断降低，但是外界环境产生的静电并未减少，CMOS集成电路对静电防护的规格也没有变化，例如：0.18μm CMOS工艺下的晶体管栅氧层的厚度只有4nm左右，只能承受10V左右的静态电压。所以，在先进成熟的深亚微米COMS工艺下，更需要芯片具有可靠的静电放电保护电路。

传统的ESD防护设计中，静电防护器件一般是设计在I/O焊盘(I/O PAD)，与VDD电源轨线和VSS电源轨线之间。这种简单的ESD防护设计，往往使得ESD对芯片造成的意外损害发生在芯片内部，而不是发生在I/O焊盘(I/O PAD)附近。同时，在先前的文献中，针对可编程逻辑器件中大量使用的双向输入/输出端口，并没有提及到与之相关的ESD保护电路。在芯片的使用中，以及ESD测试过程中，焊盘(PAD)附近的晶体管并没有被ESD所损坏，反而芯片内部电路会由于静电放电而异常烧毁。

如图1传统的芯片ESD保护电路原理图所示，包括：接地端VSS5、接地端VSSPAD、输入端口INPAD2、NMOS管N7、PMOS管P7、电阻R4、内核逻辑电路CORE1、NMOS管N8、PMOS管P8、输入端口INPAD2，其中：

1.接地端VSS5接地，输入端口INPAD2引脚施加正的静电放电电压，对接地端VSS5放电，其余引脚悬空。此时，静电放电电压将NMOS管N7反相击穿，将静电电流泄放到接地端VSS5。

输入端口INPAD2引脚施加负的静电放电电压，对接地端VSS5接地，其余引脚悬空。此时，静电放电电压将NMOS管N7正向导通，静电电流被泄放到接地端VSS5。