[发明专利]高电源抑制的带隙基准源

权利要求书

1.一种高电源抑制的带隙基准源，其特征在于：它包括自偏置电路(1)、调整电路(2)、带隙核心电路(3)和启动电路(4)；其中，

带隙核心电路(3)包括NPN晶体管Q1、Q2、Q6、Q7和Q8，PNP晶体管Q3、Q4和Q5，还包括电阻R1、R2、R3、R4以及电容C1；NPN晶体管Q1和Q2的基极分别接在电阻R3的两端，发射极连在一起，共同接在电阻R4上，电阻R4的另一端接地；NPN晶体管Q1和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管Q4的集电极接在一起；NPN晶体管Q2和PNP晶体管Q4的基极电位相同，发射极电位均接在基准输出电压V_REF上；PNP晶体管Q5的发射极接在基准输出电压V_REF上、基极接在NPN晶体管Q2与PNP晶体管Q4的集电极上，NPN晶体管Q6的发射极接地、基极和NPN晶体管Q8的基极连在一起，而PNP晶体管Q5和NPN晶体管Q6的集电极接在一起，共同接在NPN晶体管Q7的基极；NPN晶体管Q7的发射极和基极分别接地和基准输出电压V_REF；NPN晶体管Q8的集电极和基极连一起，接在电阻R3上；电阻R2的一端接在电阻R3上，另一端接在基准输出电压V_REF上；电阻R1的一端接在NPN晶体管Q7的基极，另一端接在电容C1上；而电容C1的另一端接在PNP晶体管Q5的基极；基准输出电压V_REF作为输出端接在外围的电路上；

启动电路(4)在电源电压V_IN上电时工作，产生电流并输送至自偏置电路(1)中，以驱动自偏置电路(1)导通；自偏置电路(1)接收到启动电路(4)提供的电流后开始导通，通过自身的偏置作用来产生与电源电压V_IN无关的偏置电压，并输送至调整电路(2)中，同时把启动电路(4)关闭；调整电路(2)接收到自偏置电路(1)输出的偏置电压后，通过自身的调整作用来产生恒定的电流并输出至带隙核心电路(3)中；带隙核心电路(3)接收到调整电路(2)提供的恒定电流后，通过自身的运转来产生带隙基准电压V_REF，并把它作为整个带隙基准源的输出。

2.根据权利要求1所述的带隙基准源，其特征在于：自偏置电路(1)包括电阻R5、R6、R7和R8，以及NPN晶体管Q9、Q10和PMOS管M1、M2；电阻R5和R6一端接电源电压V_IN，电阻R5的另一端接在PMOS管M1的源极，电阻R6的另一端接在PMOS管M2的源极；电阻R8一端接在NPN晶体管Q10的发射极，另一端接地；PMOS管M1和M2栅极均接在PMOS管M2的漏极，PMOS管M1的漏极接在电阻R7上；NPN晶体管Q9的基极、集电极接在一起共同接在NPN晶体管Q10的基极和电阻R7的另一端，NPN晶体管Q9发射极接地；NPN晶体管Q10的集电极接在PMOS管M2的漏极，发射极接在电阻R8上。

3.根据权利要求1或2所述的带隙基准源，其特征在于：调整电路(2)由PMOS管M3构成，PMOS管M3的源极接电源电压V_IN，栅极接自偏置电路(1)中PMOS管M2的栅极，漏极接带隙核心电路(3)中PNP晶体管Q3的发射极。

4.根据权利要求3所述的带隙基准源，其特征在于：启动电路(4)包括电阻R9和R10，以及NMOS管M4、M5管；电阻R9一端接电源电压V_IN，另一端接NMOS管M4的漏极；电阻R10的一端接在NMOS管M4的漏极，另一端接NMOS管M5的栅极；NMOS管M4的栅极接在PMOS管M1的漏极，源极接地；NMOS管M5的漏极接NPN晶体管Q10的集电极，源极接地。