[发明专利]浅沟槽隔离结构的形成方法

说明书

技术领域

本发明涉及半导体器件的制作方法，特别涉及利用次常压化学气相沉积(sub-atmospheric pressure chemical vapor deposition，SACVD)法形成浅沟槽隔离结构的方法。

背景技术

随着集成电路尺寸的减小，构成电路的器件必须更密集地放置，以适应芯片上可用的有限空间。由于目前的研究致力于增大半导体基底的单位面积上有源器件的密度，所以电路间的有效绝缘隔离变得更加重要。现有技术中形成隔离区域的方法主要有局部氧化隔离(LOCOS)工艺或浅沟槽隔离(shallow trench isolation，STI)工艺。LOCOS工艺是在晶片表面淀积一层氮化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅，有源器件在氮化硅所确定的区域生成。对于隔离技术来说，LOCOS工艺在电路中的有效局部氧化隔离仍然存在问题，其中一个问题就是在氮化硅边缘生长的“鸟嘴”现象，这是由于在氧化的过程中氮化硅和硅之间的热膨胀系数不同造成的。这个“鸟嘴”占用了实际的空间，增大了电路的体积，并在氧化过程中，对晶片产生应力破坏。因此LOCOS工艺只适用于大尺寸器件的设计和制造。

浅沟槽隔离技术比局部氧化隔离(LOCOS)工艺拥有多项的制程及电性隔离优点，包括可减少占用硅晶圆表面的面积同时增加器件的集成度，保持表面平坦度及较少通道宽度侵蚀等。因此，目前180nm以下的元件例如MOS电路的有源区隔离层已大多采用浅沟槽隔离工艺来制作。

传统的浅沟槽隔离工艺例如申请号为01120411的中国专利申请中提到的，利用高密度等离子体化学气相沉积法(high density plasma chemical vapordeposition，HDPCVD)将绝缘层填充满半导体基底内的浅沟槽内，然后再以化学机械抛光方式平坦化绝缘层，形成浅沟槽隔离结构。

但是随着半导体工艺进入65nm工艺以后，由于半导体器件的集成度不断提高，浅沟槽隔离结构的尺寸也不断地缩小，浅沟槽的深宽比达到4以上，即使采用填沟能力较佳的高密度等离子体化学气相沉积法，依然无法避免在浅沟槽隔离结构的绝缘层内产生孔洞100(如图1所示)。

由于次常压化学气相沉积方法具备良好的阶梯覆盖能力，在10Torr～600Torr(1Torr＝133.322Pa)之间，利用臭氧(O₃)以及四乙基硅甲烷(TEOS)作为反应气体沉积氧化硅，最后经过后续的高温(600℃～900℃)退火步骤，将所沉积的氧化硅致密化。

然而，如图2所示，现有次常压化学气相沉积法存在的问题是由于次常压化学气相沉积薄膜的共形生长特性主要是由浅沟槽20的侧壁22向中间生长而填满浅沟槽20，因此对蚀刻后的浅沟槽20外形敏感性非常高，如果蚀刻后的浅沟槽20向侧壁22内凹陷，最终会在半导体基底10的浅沟槽20中间形成的紧密接缝(seam)50中产生带洞的缝隙51，而此缝隙51缺陷无法以退火方式去除，且容易遭受到后续清洗步骤的溶液侵蚀，导致连通浅沟槽，使浅沟槽的隔离功能降低，进而导致后续半导体器件之间的短路。

发明内容

本发明解决的问题是提供一种浅沟槽隔离结构的形成方法，防止浅沟槽隔离结构产生带洞的缝隙，进而导致后续半导体器件之间的短路。

为解决上述问题，本发明提供一种浅沟槽隔离结构的形成方法，包括下列步骤：a.在半导体基底上依次形成垫氧化层和腐蚀阻挡层；

b.蚀刻腐蚀阻挡层、垫氧化层和半导体基底，形成浅沟槽；

c.在浅沟槽侧壁形成衬氧化层；

d.用次常压化学气相沉积法在浅沟槽内填充满绝缘层，所述沉积法选用比例为10/1～20/1的O₃/TEOS；

e.退火半导体基底后，平坦化绝缘层至露出腐蚀阻挡层；

f.去除腐蚀阻挡层和垫氧化层，形成浅沟槽隔离结构。

去除浅沟槽底部的衬氧化层的方法为干法蚀刻法。

形成衬氧化层的方法为热氧化法或低压化学气相沉积法。

所述次常压的压强为200Torr～600Torr。

所述次常压化学气相沉积法的温度为350℃～450℃。

所述退火半导体基底的温度为600℃～900℃。

在氧气氛下进行所述退火。

步骤c还包括：在浅沟槽内表面形成衬氧化层；去除浅沟槽底部的衬氧化层。