[发明专利]控制栅氧化层厚度的方法及半导体器件的制作方法

说明书

技术领域

本发明涉及半导体器件制作工艺，尤其是一种控制栅氧化层厚度的方法及半导体器件的制作方法。

背景技术

随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体芯片朝向更高的器件密度、高集成度方向发展。半导体器件通常包括作为存储器的核心器件和作为逻辑器件的外围电路，其制作方法例如专利号为6797565的美国专利所描述，首先，提供半导体衬底，所述半导体衬底包括核心器件区域和外围电路区域，在半导体衬底的外围电路部分形成隔离结构，并进行平坦化处理；之后，在半导体衬底上形成氧化硅-氮化硅-氧化硅层(ONO)，然后刻蚀去除外围电路的ONO层，并在外围电路的半导体衬底上形成栅氧化层；之后，在外围电路区域栅氧化层和核心器件区域的氧化硅-氮化硅-氧化硅层上形成多晶硅栅极；在半导体衬底内形成源极和漏极；通过字线将外围电路区域以及核心器件区域的栅极连接起来。

其中，在半导体衬底上形成氧化硅-氮化硅-氧化硅层(ONO)，然后刻蚀去除外围电路的ONO层，并在外围电路的半导体衬底上形成栅氧化层的具体工艺参考附图1至图5所示。如附图1所示，提供半导体衬底，将半导体衬底分为核心器件区域100和外围电路区域110，核心器件区域100用于形成含有介质层-捕获电荷层-介质层的三层堆叠结构的存储器，外围电路区域110用于形成控制存储器的逻辑器件。如图2所示，在半导体衬底的核心器件区域100和外围电路区域110上形成介质层-捕获电荷层-介质层的三层堆叠结构102，所述介质层-捕获电荷层-介质层的三层堆叠结构102包括形成在半导体衬底上的介质层102a，形成在介质层102a上的捕获电荷层102b以及形成在捕获电荷层102b上的介质层102c。参考图3所示，在半导体衬底的核心器件区域100的介质层102c上形成光刻胶层103，之后，如图4所示，去除半导体衬底的外围电路区域110上的介质层-捕获电荷层-介质层的三层堆叠结构102，去除工艺采用湿法刻蚀-干法刻蚀-湿法刻蚀工艺，也就是说，去除介质层102a和介质层103c的工艺为湿法刻蚀，去除捕获电荷层102b的工艺为干法刻蚀，由于介质层102a的厚度较薄，在30埃至50埃之间，因此，在干法刻蚀捕获电荷层102b的工艺中，不仅刻蚀去除部分外围电路区域110的介质层102a。而且还会损伤外围电路区域110的半导体衬底，在半导体衬底表面引入干法刻蚀工艺中的杂质离子，参考附图5所示，在外围电路区域110的半导体衬底上形成栅氧化层104，并去除光刻胶层103。在外围电路区域110的半导体衬底上形成栅氧化层104的工艺中，半导体衬底中的杂质离子可能会阻碍栅氧化层的形成，导致沉积栅氧化层的速度变慢，用现有沉积栅氧化层的工艺条件，形成的栅氧化层的厚度小于需要沉积的栅氧化层的厚度，导致形成的逻辑器件的栅氧化层的厚度发生变化且不易控制，影响逻辑器件的性能稳定。

发明内容

本发明解决的问题是现有技术在去除外围电路区域的介质层-捕获电荷层-介质层的三层堆叠结构时对半导体衬底产生损伤，在外围电路区域的半导体衬底上形成栅氧化层的工艺时栅氧化层的形成速度减慢，导致栅氧化层的厚度发生变化且不易控制的缺陷。

为解决上述问题，本发明提供一种控制栅氧化层厚度的方法，包括：提供包含核心器件区域和外围电路区域的半导体衬底；在外围电路区域的半导体衬底上形成牺牲氧化层；在核心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕获电荷层上的介质层为第二介质层；去除外围电路区域的第一介质层上的捕获电荷层和第二介质层；去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层；在外围电路区域的半导体衬底上形成栅氧化层。

其中，所述牺牲氧化层的厚度大于等于60较好的是60至200

其中，去除外围电路区域的第一介质层上的捕获电荷层的工艺为干法刻蚀。

去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层的工艺为湿法刻蚀。