[发明专利]具有多通道指令预取功能的存储控制电路

说明书

技术领域

本发明涉及一种存储器控制电路，尤其涉及一种具有多通道指令预取功能的SDRAM/DRAM存储器控制电路。

背景技术

SDRAM/DRAM(Synchronous Dynamic Random Access Memory/Dynamic RandomAccess Memory)是一种常用的同步动态随机存储器/动态随机存储器，以阵列方式存储数据，因此，每个数据都具有行列地址。如图1所示，当CPU读取一个数据时，需向存储器芯片组发起一个激活命令Ac，将该数据所在的行地址的所有数据均传输到敏感放大器上进行读写，其中，一行的数据称之为一页，大小通常是512～2048字节，之后控制器再发读命令RD或写命令WR，即根据列地址在敏感放大器中找出所要读取的数据。每次存取数据以组(Burst)为单位，其组可以是1、2、4、8或1024个字/字节等，每个命令之间都需要周期等待。当发出写命令后，下一个周期就能写入数据，但如果发出的是读命令，将需要额外的2～3个等待周期，亦称为CAS(ColumnAddress Strobe)等待。特别地，如果存取数据的行地址与当前敏感放大器的行地址不一致，将发生页不命中，此时需要将原来页的内容通过预充电命令Pr放回至存储器芯片组中，再把需要存取数据的行的内容通过激活命令Ac将整页的数据传输到敏感放大器中进行存取，如图2所示。如果存取数据的行地址与当前敏感放大器的行地址一致，将发生页命中，就可以直接访问，不需要预充电命令Pr和激活命令Ac。在访问SDRAM/DRAM存储器时，还可采用访问存储器后就通过预充电命令Pr将当前页面关闭，如图3所示，该预充电命令Pr是在读取存储器时发起的，所以其操作时间与读取存储器时间重叠；在下一次访问时，需要使用激活命令Ac先打开要访问的页面，才能进行存储器的读取或写入。

在传统的存储器(如SDRAM/DRAM)硬件电路设计中，通常是根据外部存储器的特性来设计访问存储器的控制电路。通常在SDRAM/DRAM控制器中引入缓冲器FIFO(FirstInput First Output)先进先出队列来存储数据。当SDRAM/DRAM控制器向SDRAM/DRAM存储器请求访问时，SDRAM/DRAM控制器以成组(Burst)的方式读取存储数据，一次成组的数量可以是1、2、4、8或1024个字/字节等。当数据被一次读入到FIFO中后，处理器就访问FIFO中的内容。如果此时处理器访问完FIFO中的内容，且需要访问下一个数据时，就需要SDRAM/DRAM控制器再次发起SDRAM/DRAM存储器的访问请求。在向SDRAM/DRAM存储器发起访问请求时，总存在一个CAS等待时间。因此，SDRAM/DRAM控制器每次向SDRAM/DRAM存储器读取数据时都要有一个额外的2～3个等待周期延迟。这个延迟使得处理器进入等待状态，增加了程序执行的时间，降低了系统运行的效率。所以，如何降低读数据等待延迟，减少CAS等待时间成为了SDRAM/DRAM控制器中的缓冲器优化设计的主要考虑因素之一。

发明内容

本发明的目的在于克服现有技术之不足，提供一种具有多通道指令预取功能的SDRAM/DRAM存储器控制电路，降低读数据等待延迟时间，从而提高微处理器执行程序的速度。

本发明的上述目的由以下技术方案实现：

本发明的具有多通道指令预取功能的存储控制电路，如图5所示，包括SDRAM/DRAM逻辑控制电路，指令预取缓冲器，地址比较器，总线接口，SDRAM/DRAM读写控制电路，地址译码器，片外SDRAM/DRAM存储体。指令预取缓冲器有两个通道，如L1和L2，全部的指令预取缓冲器的字节数是片外SDRAM/DRAM存储体的页字节的整数倍。