[发明专利]半导体封装结构及其制造方法

说明书

技术领域

本发明是有关于一种集成电路的封装，且特别有关于一种可在集成电路封装结构中降低应力的材料及方法。

背景技术

目前集成电路的制造一般包含多个制程步骤，首先，于晶圆上形成集成电路，晶圆包含多个重复的半导体晶片(chip)，而每个晶片皆包含集成电路。接着，半导体晶片自晶圆上切割下来，并进行晶片封装制程。晶片封装具有两个目的：保护脆弱的半导体晶片以及连接内部的集成电路至外部的管脚(pin)。

于已知的封装制程中，半导体晶片通过覆晶(flip-chip)接合或焊线(wire)接合以固定在有机基板上，以覆晶技术而言，即在晶片及封装基板之间的间隙中填入底部填充胶(underfill)，以避免热应力造成在焊接凸块(solder bump)或焊接球(solder ball)中形成裂缝。

然而，已知的封装制程有缺点存在，例如，半导体硅晶片与封装基板之间的热膨胀系数(CTE)失配(mismatch)将会产生应力(stress)，而应力则产生多个重要的可靠度问题。首先，应力对于晶片中的低介电常数与极低介电常数材料的可靠度将造成冲击，再者，应力亦对于使用如无铅焊接凸块的无铅封装系统的可靠度造成冲击。由于无铅焊接凸块的污染性较低，因此已成为目前封装业界的常用材料，然而，无铅焊接凸块却太脆且容易产生裂缝，目前使用的底部填充胶不能对无铅焊接凸块提供足够的保护。

随着封装尺寸的增加更使应力的问题越严重。多个晶片(multi chips)组装在同一基板的组装方式可在元件之间连线路径变短的情况下改善电子性能，然而，较大的封装尺寸亦产生较大的应力，进而在封装制程及可靠度测试中造成封装的问题。

目前封装业界常用如有机基板的先进基底材料，其具有低成本的优点，然而，由于路径选择的限制(routing limitation)，使有机基板的性能降低，而使增加封装尺寸以改善电子性能的目的无法达成。

因此，目前亟需一种系统整合型封装(system in chippackages，SIP)的结构及制造方法，可在集成度上升的趋势下具有优势，并能同时克服已知技术的缺点。

发明内容

有鉴于此，本发明提供一种半导体封装的制造方法包括：提供一封装基板，该封装基板包括一基底材料；形成一内连线结构于该封装基板中，其中该内连线结构包括多个深插塞于该内连线结构的底部；连接至少一晶片至该封装基板的一第一表面；自相对于该第一表面的一第二表面薄化该封装基板，其中至少一部分的该基底材料被移除；以及于薄化该封装基板之后，连接多个球栅阵列球至暴露于该封装基板的该第二表面上的所述深插塞。

本发明所述的半导体封装的制造方法，其中于薄化该封装基板之前，该封装基板是一晶圆的形式。

本发明所述的半导体封装的制造方法，其中该基底材料包括硅。

本发明所述的半导体封装的制造方法，其中形成该内连线结构的步骤包括：形成一介电层于该基底材料上；形成所述深插塞于该介电层内，其中所述深插塞自该介电层的上表面延伸至该介电层的下表面；形成多个额外的介电层于该介电层上；形成多个金属化层及多个插塞于所述额外的介电层内，其中所述金属化层与所述插塞内连线且连接至所述深插塞；以及形成多个连接垫电性连接所述金属化层，其中所述连接垫与该晶片电性连接。

本发明所述的半导体封装的制造方法，其中连接该晶片至该封装基板的该第一表面的步骤包括覆晶接合。

本发明所述的半导体封装的制造方法，其中连接该晶片至该封装基板的该第一表面的步骤包括焊线接合。

本发明所述的半导体封装的制造方法，更包括沿着多个切割道于该封装基板的该第一表面切出多个沟槽，其中所述沟槽的深度小于该封装基板的厚度，且所述沟槽的深度大于该内连线结构的厚度。

本发明所述的半导体封装的制造方法，更包括连接一加强环及一散热片至该晶片。