[发明专利]存储器设备以及更新调整方法无效

专利信息
申请号: 200680056129.8 申请日: 2006-10-20
公开(公告)号: CN101529396A 公开(公告)日: 2009-09-09
发明(设计)人: 佐佐木崇谕 申请(专利权)人: 富士通株式会社
主分类号: G06F12/16 分类号: G06F12/16;G11C11/401
代理公司: 北京集佳知识产权代理有限公司 代理人: 王 萍;李春晖
地址: 日本神*** 国省代码: 日本;JP
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摘要:
搜索关键词: 存储器 设备 以及 更新 调整 方法
【权利要求书】:

1.一种存储器设备,包括:

外部对接部件,用于与更高级别的设备对接;

存储器,用于存储数据;

存储器控制部件,用于对针对存储器的数据的写入和读取进行控制;

ECC电路,用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据,以及,当从所述存储器读取所述数据时,如果检测到可校正的错误,则基于所述错误检测校正码对所述数据进行校正;

更新请求生成部件,用于在每个更新周期发出更新请求以及对存储器进行更新;

巡检控制部件,用于周期性地读取存储器的数据,通过ECC电路对数据的正常性进行检查,以及,如果检测到所述可校正的错误,则把被校正的数据写回所述存储器;以及

周期调整部件,用于在ECC电路检测到数据的错误时,缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检,

其中所述周期调整部件包括:

更新周期缩短部件,用于在接收到来自ECC电路的错误检测通知时,指示更新请求生成部件把更新周期缩短;

错误巡检请求发出部件,用于保留从ECC电路接收的错误出现地址,以及按照比被改变的更新周期稍微更长的周期来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件;

错误巡检请求部件,用于在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时,停止所述错误巡检请求的发出;以及

更新周期缩短取消部件,用于在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误检测通知时,取消对更新周期的缩短以及把所述周期返回到原始的周期,

其中在巡检控制部件从周期调整部件接收到错误巡检请求时,所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。

2.如权利要求1所述的存储器设备,其中

当ECC电路基于所读取的存储器的数据的错误检测校正码而检测到单错时,所述ECC电路对所述单错进行校正以及把包含错误出现地址的错误检测通知传输给周期调整部件。

3.如权利要求1所述的存储器设备,其中

存储器包含用于与从外部被供给的时钟信号相同步地来读取和写入数据的同步动态随机访问存储器(SDRAM)以及随机访问存储器(DRAM)。

4.一种存储器设备的更新调整方法,包括:

外部对接部件,用于与包含处理器的更高级别的设备对接;

存储器,用于存储数据;

存储器控制部件,用于对针对存储器的数据的写入和读取进行控制;

ECC电路,用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据,以及,当从所述存储器读取所述数据时,如果检测到可校正的错误,则基于所述错误检测校正码对所述数据进行校正;

更新请求生成部件,用于以每个预定的更新周期发出更新请求以及对存储器进行更新;以及

巡检控制部件,用于周期性地读取存储器的数据,通过ECC电路对数据的正常性进行检查,以及,如果检测到所述可校正的错误,则把被校正的数据写回所述存储器;其中

在ECC电路检测到数据的错误时,缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检;

在接收到来自ECC电路的错误检测通知时,指示更新请求生成部件把更新周期缩短;

保留从ECC电路接收的错误出现地址,以及按照比被改变的更新周期稍微更长的周期来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件;

在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时,停止错误巡检请求的发出;以及

在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时,取消对更新周期的缩短以及把所述周期返回到原始的周期,

其中在接收到错误巡检请求时,使得所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。

5.如权利要求4所述的存储器设备的更新调整方法,其中

当ECC电路基于所读取的存储器的数据的错误检测校正码而检测到单错时,使得所述ECC电路对所述单错进行校正以及对包含错误出现地址的错误检测通知进行传输。

6.如权利要求4所述的存储器设备的更新调整方法,其中

存储器包含用于与从外部被供给的时钟信号相同步地来读取和写入数据的同步动态随机访问存储器(SDRAM)以及随机访问存储器(DRAM)。

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