[发明专利]利用时钟和电源网格标准单元设计ASIC

说明书

背景技术

专用集成电路(ASIC)是为特定用途定制的集成电路，也称 为片上系统(SOC)。在手机，计算机，个人数据助理(PDA)中， 都能找到ASIC应用的例子。上述例子都具有有限的功能，因此 用来完成特定的任务。与之相对的ASIC设计例子是微处理器。 微处理器被设计用来适应多种用途。

ASIC设计的第一个步骤，通常是由一个设计工程师团队开 始的，这些工程师确定所要实现的ASIC的功能需求。一旦所需 功能确定之后，设计团队就利用硬件描述语言(HDL)编写这个 ASIC的设计文件。制造过程的这个步骤通常称为寄存器级(RTL) 设计。HDL用来描述电路的操作，它的设计，以及通过仿真工具 验证电路的操作的测试模块。接下来可以用一个逻辑综合工具， 例如Synopsys公司的Design Compiler_TM，将RTL设计转变为大 量更低一级结构，即标准单元的集合。

标准单元是ASIC的基本组成模块。标准单元，通常从库中 获得，包括一组预先设计好的门电路。ASIC设计中所用到的标 准单元是专用于该ASIC设计的特定功能的。所得到的标准单元 和电网格的集合，构成了必要的电连接，称作门级网表。利用一 个布局工具处理门级网表，将每个标准单元一对一的放置在电路 网的指定位置上。根据单元设计的复杂程度，标准单元在单元内 部布线所用的金属层层数不同。标准单元的布局受制于多种指定 约束，因此，对标准单元的高度有特定的要求，这样所有标准单 元的高度都必须与所要求的高度相同，或者是它的倍数。

在ASIC制造的最后阶段，用一个布线工具生成标准单元和 电网格之间的电连接。同时，估算延时，时钟偏移，寄生电阻和 电容，以及功耗，并用于最终的测试。在测试中，可以对设计做 改进，来提高器件的性能。一旦完成测试，设计最终提交进行芯 片制造。

设计ASIC时很重要的一部分是时钟分布。ASIC时钟分布网 络的指标包括版图面积、插入延时和时钟偏移。时钟偏移是在同 步电路中出现的现象，当一个时钟信号到达电路中的不同模块的 时间不同时，产生时钟偏移。换言之，时钟偏移发生在相对时钟 源的时钟插入延时对每个电路模块不同的时候。一个时钟信号由 时钟电路产生，并通过由时钟缓冲器和金属线构成的平衡网络分 布在ASIC中。ASIC时钟分布网络的两种基本结构是时钟主干和 时钟树，根据应用，它们各自具有不同的物理和电学特性。对于 某个应用，其中一种时钟结构可能比另一种更优。

时钟主干结构的设计中，包括大型中心导体或者主干，可以 从一端或两端驱动。主干上延伸着与其垂直的较小的分支，将时 钟信号分配到位于主干两侧的ASIC单元中。由于主干时钟分布网 络从时钟源到所驱动的单元的金属路径不等，这种结构是不平衡 的，且根据到达每个单元的金属路径中不同的RC延时，在时钟 分布中引入少量时钟偏移。

图1是一个时钟主干结构的例子150。时钟主干结构150， 包括一个中心导体110，包含与之垂直的较小的分支导体113， 将时钟信号112分配到导体两侧的ASIC单元中。时钟信号CLK 112首先通过一个缓冲器116，得到时钟信号CLK’117。信号CLK’ 117经缓冲器115和111通过导体110的两端。缓冲器111是一 个可选的缓冲器，用来将时钟偏移最小化。

树状结构是一种平衡的时钟分布结构，通过设计使得从时钟 源到电路单元的路径长度相等。树状结构采用一个中心分布点， 对称分支，缓冲和子分支，将时钟分配到各个电路单元。一个时 钟树也可能具有一个根和一个主干，将时钟源输送到第一个分支 点。时钟树的每个分支的金属导体通常非常匹配，使得它们本身 引入时钟分布网络的时钟偏移可以忽略。并且，对于一个产生低 时钟偏移的时钟树，网络中所有的时钟缓冲器特征参数都必须尽 量匹配，且这些缓冲器的负载必须平衡。时钟树的分支对称结构 使得它们可以通过ASIC工具自动生成。快速生成完整的时钟网络 服从最坏情况偏移条件，这也是ASIC工具的最大缺陷，工具将时 钟偏移最小化，致客户时钟树设计中可达到的级别。