[发明专利]具有共存逻辑器件的背栅极控制静态随机存取存储器

说明书

技术领域

本发明涉及一种半导体结构，并特别涉及一种包括至少一逻辑器件区和至少一个静态随机存取存储器(SRAM)器件区的半导体结构，其中每个器件区包括双栅极场效应晶体管(FET)，其中每个FET器件的背栅极掺杂到特定水平以改善FET器件在不同器件区内的性能。特别地，SRAM器件区内的背栅极比逻辑器件区内的背栅极掺杂更重。为了控制短沟道效应，逻辑器件区内的FET器件包括掺杂沟道，而SRAM器件区内的FET器件则没有。

背景技术

静态随机存取存储器(SRAM)缩放的主要问题是掺杂涨落的角色。预期对于45nm节点，掺杂涨落将会是抑制进一步缩放的最重要的因素之一。

从目前可得到的数据预计阈值失配，可以期望80mV的一个sigma的失配。这会导致一批超过实际修复率的失效率。

掺杂涨落缩放涉及沟道中掺杂原子的绝对数N及其分布，其中N与器件面积成正比。掺杂涨落会大致缩放到公式1/sqrt(W*L)，其中W和L分别是器件宽度和器件长度。此外，阈值变化由垂直于栅极界面的掺杂分布的二次矩的平方根来缩放，其涉及沟道中掺杂剂的总数量N。缩小特征尺寸会要求更高的掺杂水平，而且因为SRAM器件具有半导体技术中已知的最小器件面积之一，所以掺杂涨落趋于首先损害该区域。

发明内容

本发明提供一种用于具有共存逻辑器件的背栅极控制SRAM器件的衬底方案以解决上述掺杂涨落问题。更特别地，本发明提供一种半导体结构，其包括至少一逻辑器件区和至少一静态随机存取存储器(SRAM)器件区，其中每个器件区包括双栅极场效应晶体管(FET)，而其中每个FET器件的背栅极被掺杂到特定水平(即掺杂剂浓度)以改善不同器件区内的FET器件的性能。依照本发明，SRAM器件区内的背栅极比逻辑器件区内的背栅极掺杂更重。为了控制短沟道效应，逻辑器件区内的FET器件包括掺杂沟道，而SRAM器件区内的FET器件则没有。

在本发明的一个实施例中，每个区域包括与超薄(大约10nm到大约20nm的量级)体平面的完全耗尽的绝缘体上半导体(SOI)材料结合使用的双栅极器件。背栅极横过该超薄体平面的完全耗尽的SOI材料未被图形化。对于体厚度T_Si，选择优化值以避免孔累积(厚侧)和逻辑器件的可制造窗口(薄侧)。背栅极厚度T_Bg通过芯片上能提供什么数量的电压V_Bg来选择。T_Si的优化范围是从大约10nm到大约20nm，高度优选10nm，而T_Bg的优化范围是从大约10nm到大约20nm，同样高度优选10nm。

为了最大化SRAM区(即包括未掺杂沟道的区域)中的背栅极控制，在这些区域中分别为nFET和pFET提供相对于逻辑器件区(即包括掺杂沟道的器件)中掺杂浓度为重掺杂的p+掺杂的和n+掺杂的背栅电极。由于漏极到背栅极的电容耦合，高度掺杂的背栅极会降低逻辑器件的性能。

为了使该附加电容最小化，逻辑区中的背栅极只是轻度掺杂并由保持漏极以下部分大量耗尽的电压偏置。在深源极漏极注入的适当优化的情况下，可以实现位于源极/漏极之下的背栅极区中的减小的净掺杂，此后也可以实现增大的耗尽层，以最小化结电容。该选择是自对准于前栅极。依照本发明，逻辑区中未使用背栅极来控制阈值。通过在逻辑区中使用常规的晕注入，可以在本发明中实现短沟道控制(SCE)。在SRAM区中，因为阈值电压是通过适当的背栅极偏置来设定的，所以不需要晕掺杂。这种调整可以对特定的芯片微调，以补偿其他系统变化比如栅极长度或体厚度。

在上述实施例中，背栅极通过电介质层，例如SOI衬底的掩埋的隔离层，而与半导体衬底隔离。由于背栅极与半导体衬底隔离并相互隔离，这种特定结构允许工作过程中不受限制地使用背栅极偏置。

在本发明的另一实施例中，背栅极本质上是在体半导体衬底内形成的深阱注入物。在p型衬底的情况中，n+背栅极由pn结而与衬底和p+背栅极分开。在n型衬底的情况中，p+背栅极由pn结而与衬底和n+背栅极分开。在这两种情况中，背栅极偏置会受到限制，以致跨过pn结的电压保持该偏置处于反向模式。背栅极的掺杂水平也可以被用于适量调整前栅极阈值。该结构的权衡是平衡对于在最高背栅极掺杂水平的逻辑栅极的附加结电容的影响。

总体来说，本发明提供了一种半导体结构，其包括：

包括至少一逻辑器件区和至少一SRAM器件区的衬底，所述器件区由隔离区分开；