[发明专利]用于含金属层的增强成核的半导体表面的等离子体处理

说明书

技术领域

本发明主要涉及半导体处理，尤其涉及用于含金属层的增强成核的半导体表面的等离子体处理。

背景技术

半导体器件越来越多地需要薄的基于SiO_n的栅介质膜。然而，薄的基于SiO_n的栅介质膜导致增加的栅极漏电流。高介电常数(K)的膜现在被认为是基于SiO_n的栅介质膜的替代物。传统来说，高介电常数(K)膜使用已知为原子层淀积(ALD)的工艺来形成。然而，使用ALD工艺形成的薄栅介质膜导致了在含硅表面上的高K介质的不良成核。之前解决该问题的尝试包括使用标准清洗(例如SC-2清洗)。然而，该步骤淀积化学氧化物的薄层，在该化学氧化物薄层上使用ALD工艺淀积的栅极介质材料成核。结果是，该化学氧化物变成栅介质的集成部分，影响栅介质的整体性和尺寸。此外，化学氧化物减少了栅介质膜的总介电常数。

因此，需要用于含金属层的增强成核的半导体表面的等离子体处理的方法。

附图说明

本发明利用实例进行说明且不由附图限制，在附图中，相同参考标记表示相同的元件，以及其中：

图1是根据本发明一个实施例的处理期间的半导体器件的截面图；

图2是根据本发明一个实施例的利用等离子体处理的半导体器件的截面图；

图3是根据本发明一个实施例的具有等离子体改性层的半导体器件的截面图；

图4是根据本发明一个实施例的具有栅介质的半导体器件的截面图。

本领域技术人员知道，附图中的元件为了简单和清楚而示出，以及不一定按照比例绘制。例如，附图中的一些元件的尺寸可以被相对于其他元件放大以协助改善对于本发明实施例的理解。

具体实施方式

在一个方面，提供用于形成介质层的方法。该方法可以包括提供半导体表面，以及包括蚀刻半导体基板的薄层以暴露半导体表面的表面，其中，暴露的表面是憎水的。该方法还可以包括利用等离子体来处理半导体基板的暴露表面从而中和与暴露表面相关联的憎水性。该方法还可以包括：使用原子层淀积工艺，在等离子体处理后的表面的顶表面上形成含金属层。

在另一方面，提供用于形成高介电常数的介质层的方法。该方法包括蚀刻半导体基板的薄层来暴露半导体基板的表面，其中，暴露的表面是憎水的。该方法还可以包括利用等离子体处理半导体基板的暴露表面来中和与暴露表面相关联的憎水性并将半导体基板的顶层改变为非晶形式。该方法还可以进一步包括：使用原子层淀积工艺，在等离子体处理后的表面的顶表面上形成含金属层。

图1是根据本发明一个实施例的处理期间的半导体器件的截面图。半导体器件100可以包括基板10。在一个形式中，基板10可以是块状半导体，诸如硅、锗硅或锗或者任何适合的半导体材料。或者，基板10可以实现为绝缘体上硅(SOI)基板。作为第一步骤的一部分，可以蚀刻基板10的顶表面12来移除在基板10的顶表面12上形成的例如天然氧化物(native oxide)的任何氧化物。作为实例，可以蚀刻 掉厚度可以为10-20埃的层14。可以使用诸如干法蚀刻或湿法蚀刻的任何适合的蚀刻技术。作为实例，可以使用氢氟酸来蚀刻层14。虽然图1示出了底层基板10正在被蚀刻，也可以类似地蚀刻在半导体器件100的另一水平处的基板类层(substrate like layer)。

接着，如图2所示，半导体器件100的顶表面16可以经受等离子体处理18。使用氢氟酸可以使得基板10的顶表面16憎水。作为实例，可以执行原位等离子体处理来中和憎水表面(例如半导体器件100的顶表面16)。可以使用在100瓦到1000瓦的范围内的功率来执行等离子体处理18。可以将等离子体处理18执行1秒到60秒的持续时间。任何惰性气体，例如氩气、氮气、氦气、氙气或它们的组合可以被用作超出等离子体点火阶段的等离子体处理的部分。如图3所示，等离子体处理可以得到等离子体改性层20。利用等离子体处理半导体基板的暴露表面可以改善等离子体改性层20的顶表面22上的含金属层的成核。作为等离子体处理的结果，可以将等离子体改性层20改变为更非晶的形式。作为实例，等离子体改性层20的深度可以是10-100埃。为了进一步协助将等离子体改性层20改变为非晶形式的工序，可以使用诸如氟(例如NF₃、F₂或B₃F₆)、氯(例如Cl₂)和/或氮(N₂或NH₃)的另外气体。