[发明专利]半导体器件

说明书

技术领域

本发明涉及能够使存储器作为逻辑电路工作的半导体器件。

背景技术

以往，LSI(Large Scale Integration：大规模集成)等半导体器件 经过功能设计、逻辑电路设计、晶片制造、以及组装等多道工序制造 而成。并且，上述制造工序适于同一产品的批量生产，但对于多种产 品的少量生产则需要花费成本，因此不适用。

因此，开发出FPGA(Field Programmable Gate Array：现场可编 程门阵列)等制造技术，使得即使批量生产单一的半导体器件也能够 在客户端作为不同的产品分开使用。FPGA是指能够在制成后对逻辑 电路进行编程的LSI等半导体器件。

但是，FPGA由逻辑电路、布线、开关等多种部件构成，因此存 在需要半导体工艺上的布线层数的多层布线结构或高度的制造技术 的问题。

作为其解决办法之一，开发出使存储器作为逻辑电路工作的技 术。

例如，在专利文献1中公开了有关对多个存储器进行布线连接并 通过向存储器写入预定的真值来作为逻辑电路工作，使得与预定的地 址输入对应地输出预定的数据的半导体器件的技术。

另外，在专利文件2中公开了有关在SRAM(Static Random Access Memory：静态随机存取存储器)等存储器中写入真值表数据，将地 址作为输入并将输出作为输出，从而作为逻辑电路工作的半导体器件 的技术。

专利文献1：日本特开2003-149300号公报

专利文献2：日本特开2003-224468号公报

发明内容

但是，在专利文献1的半导体器件中，存在当改写存储器的真值 时必须重新连接布线的问题。

另外，在专利文献2的半导体器件中，以阵列状排列有汇集了多 个存储预定量数据的存储单元的存储单元块，来自一个存储单元块的 数据仅输出到邻接的4个存储单元块中的2个(例如上下左右中的右 和下)，因此难以作为使数据反馈(返回到原来的存储单元块)的逻 辑电路来工作。另外，还没有考虑到存储单元块的规模(输入数和输 出数)的合理化。

因此，鉴于上述问题的存在，本发明的目的在于：提供一种半导 体器件，它是作为逻辑电路工作的存储器，即使改写存储器的真值也 不需要重新连接布线，另外能够使数据反馈，使存储单元块的规模合 理化。

为了解决上述课题，本发明的半导体器件包括多个存储单元块， 该存储单元块包括多个用于存储预定量数据的存储单元。并且，各存 储单元块的输入数和输出数为3个以上，在内部具有针对上述存储单 元的2个读出地址译码器，各上述存储单元块被构成为：将用于向预 定的输入地址输出所希望的逻辑值的真值表数据存储于存储单元，作 为逻辑电路而工作。存储单元与2个读出地址译码器对应地具有2条 读出字线，当该2条读出字线双方被施加了电压时，从读出数据线读 出此时保存的数据。存储单元块彼此之间连接为来自1个存储单元块 的3个以上的输出被输入到3个以上的其他存储单元块。

根据本发明，能够提供一种半导体器件，它是作为逻辑电路工作 的存储器，即使改写存储器的真值也不需要重新连接布线，而且能够 使数据反馈，使存储单元块的规模合理化。

附图说明

图1是半导体器件和信息处理装置的结构图。

图2是构成图1的半导体器件110的存储元件即存储单元的结构 图。

图3是存储单元块的结构图。

图4是示出半导体器件110的读出端口连接状况的图。

图5是半导体器件110的内部结构图。

图6是3位加法器的结构例。

图7的(a)是存储单元块300的简略图，(b)是在存储单元块 300d、300e和300f中存储的真值表。

图8的(a)是存储单元块300的简略图，(b)是在存储单元块 300g、300j、300k以及300l中存储的真值表。

图9的(a)是存储单元块300的简略图，(b)是在存储单元块 300h、300i中存储的真值表。

图10是示出半导体器件110a的读出端口的连接状况的图。

图11是半导体器件110a的内部结构图。

图12是表示在半导体器件中安装用于作为逻辑电路工作的位数 据时的处理流程的流程图。