[发明专利]制造半导体器件的方法和采用此方法获得的半导体器件

说明书

技术领域

本发明涉及制造半导体器件的方法，该半导体器件具有衬底和至少具有一个半导体元件的半导体主体，其中在半导体主体的表面上形成了台面状半导体区域，在台面状半导体区域上沉积了绝缘层，其中该绝缘层在台面状半导体区域顶部的厚度小于其在与该台面状半导体区域邻接的区域中的厚度，随后去除绝缘层在台面状半导体区域顶部的部分，从而露出台面状半导体区域的上面，并且随后在所得到的结构上沉积与台面状半导体区域接触的导电层。本发明还涉及采用此方法获得的半导体器件。

这种方法很适合制造类似IC(集成电路)的半导体器件或诸如包括纳米线元件的分立器件之类的其它器件。在这里，具有纳米线的主体至少具有一个介于0.5nm到100nm之间尤其是介于1nm到50nm之间的侧向尺寸。优选地，纳米线在两个侧向方向上具有介于所述范围的尺寸。在这里还应该注意，在半导体工艺中，接触半导体中的极其小的尺寸是具有挑战的技术。然而，虽然台面状半导体区域被设计为尤其包括纳米线，但是本发明也适用于具有其它尺寸的台面状半导体区域。台面状区域意味着该区域在半导体主体的表面上形成了突起。

背景技术

从在2003年10月9日已经出版的第2003/0189202号US专利申请中已知如在首段中所提到的方法。在该文献中，在硅衬底上提供了包括单晶纳米线的许多台面状半导体区域。在生长了纳米线后，在纳米线上沉积绝缘层以使得所述纳米线上的所述层的厚度小于邻接所述纳米线的区域(例如两个相邻纳米线之间的区域)中的所述层的厚度。采用CVD(化学气相沉积)或旋涂玻璃或喷涂高分子材料层技术来沉积绝缘层。随后，采用例如CMP(化学机械抛光)来使绝缘层平整化。随后，例如用类似金属层的导电层来覆盖纳米线的上表面(该表面是露出来的)。根据所述文献，可以采用这种方法来形成类似传感器或用于显示器的场发射器之类的各类半导体器件。

这种方法的缺点是它不适于类似晶体管的半导体器件，该晶体管包括例如用于接触晶体管的源极或漏极区域或者发射极或集电极区域的纳米线。尤其是，CVD产生的绝缘层的厚度特别不均匀，而且旋涂或喷涂技术不适合具有极小侧向尺寸的突起的器件，例如纳米线形式的精密突起的情况。这考虑到了所涉及到的类似于温度的工艺条件。

发明内容

因此，本发明的目的是避免上述缺点，并且提供一种方法，该方法适于制造包括晶体管的半导体器件，该晶体管包括具有突起(尤其是纳米线)的极小有源区。

为了实现该目标，首段中所述类型的方法的特征在于采用了高密度等离子体沉积工艺来沉积绝缘层。由于同时沉积和溅射，高密度等离子体沉积具有自平整特性，其中例如在类似纳米线的非常精细的结构的阵列上沉积氧化物。因此，这种纳米线顶部的厚度可以显著小于在具有更大(得多)的侧向尺寸特性上所获得的厚度。而且，用这种方法在台面顶部所获得的材料可以易于被蚀刻，从而露出台面状区域(纳米线)的上面，同时由于用这种方法所沉积的绝缘层的锥形特性而使得台面的侧面保持绝缘。而且，允许采用简单蚀刻步骤来露出台面的表面，这个步骤在不破坏或改变台面结构(顶部)的情况下是可行的。否则，台面顶部在纳米线的情况下是易于被损坏和被改变的。

由于沉积速度和溅射速度的比率在HDP(氧化物)沉积期间是受控微调的，所以可以很好地控制小面积结构顶部上的绝缘层和大面积顶部上的绝缘层之间的厚度比。

在优选的实施例中，采用蚀刻(优选为湿法)步骤来露出台面状半导体区域的上面。这种蚀刻步骤是很容易极具选择性的，而这又非常适合于不破坏或改变台面的上部，尤其是纳米线的上部。而且露出了上表面的纳米线/台面的高度变化可以很小。类似于CMP的工艺易于使这个高度扩展到大晶片上。如果绝缘层包括二氧化硅，则可以使用基于氟化氢的蚀刻剂。在绝缘层为氮化硅的情况下，可以使用基于热磷酸的蚀刻剂。

在另一优选实施例中，在沉积绝缘层之前，沉积了厚度小于该绝缘层的另一绝缘层，另一绝缘层是采用保形沉积工艺来沉积的。在绝缘层的高密度等离子体沉积的开始时，该另一绝缘层可以防止台面状半导体区域在凹蚀期间可能出现的形状或表面的变化。该另一绝缘层的适合厚度可以介于5nm到25nm之间，而绝缘层具有大厚度(例如大约为台面状半导体区域的高度)，该绝缘层厚度可在例如50nm到500nm之间变化。适合于这种均匀/保形的另一绝缘层的工艺是CVD，例如在另一绝缘层为二氧化硅的情况下使用TEOS(正硅酸乙酯)。

如果绝缘层和另一绝缘层包括同样的材料，则可以采用单蚀刻步骤来实现台面上面的露出。二氧化硅是非常适合于该目的的材料。