[发明专利]物理上高度安全的多芯片组件

说明书

技术领域

本发明一般涉及集成电路，更特别地，涉及针对逆向设计(reverseengineering)在物理上高度安全的计算模块。

背景技术

在计算机架构设计的所有层级上，防止逆向设计和数据盗窃都是重要的考虑。为了保护他们的IP投资，设计人员当前利用两种主要的方法以实现物理上高度安全的计算模块。这样的“高度安全的”计算模块适合于用于密码模块的NIST的FIPS 140-2第4级证明。实现在物理上高度安全的计算模块的第一种方法是将功能整个实施到单个的半导体芯片中，该半导体芯片的尺寸如此小，使得在物理上探测或在光学上确定秘密信息是不可行的。实现安全性的第二种方法是将一组半导体器件(诸如CPU、ASIC、FPGA、DRAM和SRAM)封入干预检测外壳(tamper detecting envelope)内，所述干预检测外壳完全封住这些器件，并且一旦被入侵就导致系统中的所有敏感信息被破坏。

构建单个芯片方案的常见问题是，单个芯片常常太小，以至于不能以经济的方式适合整个复杂系统设计。另外，由于半导体处理技术的限制，因此可能不能在单个半导体制造过程中制造系统中可能需要的所有的半导体器件。

虽然被封入的多芯片方案缓解了单个芯片方案的一些问题，但使用完全封入的外壳引入一系列的新的挑战。这些外壳(以及它们的相关的封装材料)常常是高度热绝缘的，并因此限制可作为热在器件内被消耗以及被传送通过外壳的功率量。这些设计所需要的严格的功率预算常常不利地影响器件的总体性能。另外，由于外壳材料必须对潜在的探测尝试尽可能地敏感，因此与错误的确实(positive)干预相关的可靠性问题是重要的。

发明内容

本发明的一个实施例提供一种物理上安全的衬底组件，该物理上安全的衬底组件包括衬底、位于衬底上和/或衬底内的电导体、连接电导体中的至少两个电导体的至少一条导电路径、和用于检测电导体中的至少一个电导体的连续性的中断的至少一组电接触。

本发明另一实施例提供一种安全处理组件，该安全处理组件包括具有第一平面表面和第二平面表面的衬底、在第一表面上具有电接触的第一裸片(die)、在第一表面上具有电接触的第二裸片、与第一裸片的电接触中的至少一个电接触连接的第一导电路径、与第二裸片的电接触中的至少一个电接触连接的第二导电路径、围绕第一和第二导电路径的至少一部分的电导体、和与电导体耦接的监视电路。第一裸片被安装在衬底的第一平面表面上，使得第一裸片的电接触位于第一裸片的第一表面和衬底的第一平面表面之间。第二裸片被安装在衬底的第一平面表面上，使得第二裸片的电接触位于第二裸片的第一表面和衬底的第一平面表面之间。第一导电路径的至少一部分位于衬底内，第二导电路径的至少一部分位于衬底内。监视电路检测电导体中的一个或更多个电导体的连续性的中断。

附图说明

与以下的详细说明一起被加入说明书中并形成说明书的一部分的附图用于进一步示出根据本发明的各种实施例并用于解释根据本发明的各种原理和优点，在这些附图中，类似的附图标记在各个图中指的是相同或在功能上类似的要素。

图1是示出根据本发明的实施例的物理上高度安全的多芯片模块的侧视图的框图。

图2是根据本发明的实施例的硅衬底组件的等距视图。

图3是示出硅衬底布线被键合(bond)到芯片载体的图1的物理上高度安全的多芯片模块的侧视图的框图。

图4是根据本发明的实施例的具有贯通通路(through via)的衬底的部分剖面图。

图5A和图5B是图1的裸片和衬底的示图。

具体实施方式

这里如需要的那样公开本发明的详细实施例；但是，应当理解，所公开的实施例仅是可以以各种形式实施的本发明的示例。因此，这里公开的特定结构和功能细节不应被解释为限制，而仅应被解释为权利要求的基础以及用于教导本领域技术人员以几乎任何适当详细的结构通过各种各样的方式来使用本发明的代表性基础。并且，这里使用的术语和短语并不意在限制，而是要提供本发明的可理解的说明。

根据优选实施例的本发明提供物理上高度安全的多芯片模块，而没有与常规的安全外壳相关的诸如高温、有限的功率预算和不稳定(temperamental)的干预对策的限制。

根据本发明的原理，一个实施例提供利用硅上硅(silicon onsilicon)技术的物理上高度安全的多芯片模块。具体而言，在IP安全性的多芯片方案的背景中，倒装芯片硅裸片以使得逆向设计和数据盗窃几乎不可能的方式被直接安装在硅衬底上。