[发明专利]基于指令的并行中值滤波处理器和方法

说明书

技术领域

本发明涉及一种基于指令的并行中值滤波处理器和方法。

背景技术

中值滤波是一种用于信号平滑、脉冲噪声抑制和边缘保持的非线性信号增强技术。它包括沿着信号滑动一个奇数元的窗口并且用所述窗口内的样本的中值来代替中心样本。一个窗口内的样本的中值m是所述窗口内的一半样本的值小于m以及另一半样本的值大于m的那个值。在具有三个样本P₁，P₂，P₃的一维中值滤波器中；通过排序这3个样本并选择中间点作为中值来找到中值。在顺向方法中在第一阶段P₂与P₃比较；其中的最小值在第二阶段与P₁比较，并且所述第二阶段的最小值是P_MIN。在第三阶段中，所述第二阶段的最大值输出与所述第一阶段的最大值比较。所述第三阶段的最大值输出是P_MAX并且所述第三阶段的最小值输出是P_MED。这种方法的一个缺点是所述3个阶段顺序运行；它需要3个运算周期来获得中值。另一个问题是每一排序运算(在两个取样值之间寻找最小值和最大值)依赖于先前一次运算的结果，它在强流水线的机器中可能造成流水线故障：所述流水线将停止，在重新工作之前，等待违规指令结束。减轻多重连续运行问题的完全并行解决方案使用专用ASIC，但是，所述专用ASIC包含永久伴随DSP(Digital Signal Processor，数字信号处理器)的附加有限功能硬件，即使它可能只是偶尔被需要。在DSP中施加优化用于发生在FIR(Finite Impulse Response，有限冲激响应)和FFT(Fast Fou rierTransform，快速傅里叶变换)操作中的乘法累积运算的并行解决方案的尝试没有被实行，这是因为在使用中值滤波器的典型DSP中，由于在2个N比特数的乘法中被存入存储器的结果是一个N比特数的事实，计算单元结果总线仅具有输入总线宽度的一半。然而，在中值滤波器里，3个，5个......输入仅仅被排序以及产生同样数量的输出。

发明内容

因此，本发明的一个目的是，提供一种改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种比常规中值滤波器更快而且不需要附加ASIC或FPGA(Field Programmable Gate Array，现场可编程门阵列)的改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种与常规的2输入、1输出计算单元总线结构兼容的改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种将3抽头中值滤波器分解为2个并行独立指令的改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种去除所述已分解的指令之间的流水线相关性的改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种通过避免并行中值滤波所需的有限功能硬件块来减少处理器死区的改进的基于指令的并行中值滤波处理器和方法。

本发明的进一步目的是，提供这样一种能够使用传统处理器的现有硬件部件的改进的基于指令的并行中值滤波处理器和方法。

本发明源自于比常规中值滤波器更快的改进的基于指令的中值滤波的实现，不需要附加有限功能ASIC或FPGA，是流水线独立的并与2输入1输出计算单元总线结构兼容，可以通过将每一对输入组合并行排序为较大和较小成员，从所述排序中确定输入的最小值、最大值和中值滤波器值，以及施加流水线独立的分解指令，使得判决电路能够响应于一个指令而指出最大值、最小值和中值滤波器值的至少其中之一，并且响应于另一个指令而指出那些值的其它值。

然而，在其它实施例中，所述主题发明不需要实现所有这些目的，并且由此权利要求书不应该限于能够实现这些目的的结构或方法。

本发明以具有基于指令的并行中值滤波处理器为特征，所述处理器包括用于接收多个输入的计算单元，并且包括用于将每一对输入组合并行排序为较大和较小成员的比较电路，以及响应于所述输入对的排序来确定输入的最小值、最大值和中值滤波器值的判决电路。程序定序器提供使判决电路能够指出最大值、最小值和中值滤波器值的至少其中之一的指令。