[发明专利]位去偏斜IO方法和系统

说明书

技术领域

本发明涉及在计算机和其他数字系统中进行数据传输的领域。

背景技术

随着计算机和其他数字系统变得越来越复杂和功能强大，用以增强在系统部件或元件之间传输数据的方法和硬件通常也不断地发展。待传输的数据包括表示数据、命令的信号或任何其他信号。系统部件或元件可以包括位于单个集成电路(IC)或位于不同集成电路上的不同功能的硬件块。所述不同集成电路可以在或不在同一印刷电路板(PCB)上。系统部件通常包括专门设计用来从其他系统部件接收数据以及将数据发送到其他系统部件的输入/输出(I/O)接口。一般来说，现有的I/O接口可以被分类为串行“链接”和并行“链接”。不管是哪种I/O接口类型，所传输的数据必须在系统部件之间同步，以便进行正确的操作。同步包括考虑或补偿潜在地引起误差的多个现象，所述现象包括信号抖动和信号偏斜。所述现象包括部件时钟之间的差和数据路径的物理属性，所述物理属性引起噪声并且影响所传输信号的完整性。当前用来操纵串行I/O接口和并行I/O接口的方法处理这些数据同步问题，但是有局限性。

典型的串行链接将时钟信息嵌入数据流中并且在接收器中使用一种时钟恢复方案来提取该时钟信息。这样的方案也被称为每线闭环定时(per-line closed-loop timing)。保证转换密度需要对数据进行编码，通常利用8B/10B码对数据进行编码。这种方法的缺点是增加了带宽开销并且提高了复杂性，这损害了性能并且提高了成本。

典型的并行链接在发送一组N个数据信号(例如，在双数据率动态随机存取存储器(DDR DRAM)中，N可以是8)的同时还发送时钟信号或选通脉冲(strobe)。依赖于数据率和需要的精密水平，使用以下的“源同步定时”方法之一：如果选通脉冲相对于发送器所发送的数据移动了半个比特时间，则接收器只是直接用该选通脉冲对数据进行采样；或者如果采样脉冲与发送器所发送的数据的边沿是对齐的，则接收器在整组数据上将该选通脉冲延迟同一固定量，以在标称中心对数据眼进行采样。

上述两种并行链接方法中每个都需要对整组数据和选通脉冲进行非常严格的迹线阻抗和迹线长度匹配，以达到高数据率。为了减轻这种情况，每个位接收器可以将选通脉冲延迟不同的量以将其自己的时钟置于其自己的数据的中心。有时这叫做每位去偏斜。这种并行方案的缺点是选通脉冲(其通常在整个电路板上发送并且分布到整组数据)是有噪声的，因而减小了系统的定时预算。另外，接收器只是使用或延迟选通脉冲，其增加了抖动而不对抖动进行滤波。在一些实施方式中，为每个数据位而不是一组数据位发送一个选通脉冲，这增加了管脚数量和成本。

附图说明

图1是根据一个实施例的包括接收器接口的系统的一部分的框图。

图2是根据一个实施例的由图1的电路执行的方法的流程图。

具体实施方式

在此描述位去偏斜IO方法和系统的实施例。描述了一种用于位去偏斜的方法和系统。在一个实施例中，系统部件从发送部件接收前向选通脉冲信号和多个数据位信号。所述接收部件包括前向选通脉冲时钟恢复电路，该前向选通脉冲时钟恢复电路可配置成对齐前向选通脉冲采样时钟以提高采样精确度。所述接收部件还包括至少一个数据位时钟恢复电路，该数据位时钟恢复电路可配置成对齐数据位采样时钟以提高采样精确度，并且从前向选通脉冲时钟恢复电路接收信号，其在系统操作期间使得数据数据位采样时钟跟踪前向选通脉冲时钟。

实施例达到的数据率与使用每线闭环定时的串行链接类似，但是没有通常相关联的复杂性和编码带宽开销。在一个实施例中，在接口中提供了这些优点，所述接口包括相对于现有的源同步并行链接改进了的性能，但是(例如由于将时钟编码到串行数据流中)不包括与当前串行链接相关联的复杂性和开销。

图1是根据一个实施例的系统100的一部分的框图。系统100包括发送器104和接收器接口102。系统100可以是任何计算机系统或其子系统、数字系统、在部件之间传输数据的部件或部件的组合。部件可以是集成电路上的电路块、同一印刷电路板上的不同集成电路或者通过网络进行通信的部件。在各个实施例中，所述部件以高速和高数据率进行通信。例如，系统100可以是计算机系统，具有与双数据率(DDR)DRAM通信的图形处理或视频处理单元，但实施例不限于此。