[发明专利]基于差错的电源调节

说明书

背景技术

对于许多集成电路(IC)芯片，例如微处理器芯片，最小工作电源(例如VCC_min)可能是推动低功率工作中的限制因素。降低最小工作电源可能产生明显的功率降低。在许多芯片中，降低最小电源参数还可能增加遇到无法纠正的差错(error)的概率，因此通常需要寻求一种平衡。许多芯片的最小电源参数往往随时间稳定增加。因此，可采用对于最小电源参数的大防护频带(即随时间的降低的容差)。然而，这样一种防护频带的使用可能迫使所有部件(例如一批)消耗不必要的功率。

发明内容

根据本发明的第一方面，提供了一种芯片，包括：

CPU，包括：

高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错信号；

电源调节器电路，与所述高速缓存电路耦合以对它供电；以及差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制提供给所述高速缓存电路的功率。

根据本发明的第二方面，提供了一种方法，包括：

监测来自与CPU相关联的高速缓存的差错信息；以及

根据所监测的差错信息来控制所述CPU的电源电平。

根据本发明的第三方面，提供了一种电路，包括：

高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示错误比特的位置的差错信号；

电源调节器电路，与所述高速缓存电路耦合以对它供电；

差错处理电路，与所述电源调节器耦合，以控制待提供给所述高速缓存电路的功率；以及

差错日志电路，与所述高速缓存耦合以接收所述差错信号，以及与所述差错处理电路耦合以为其提供唯一的错误比特位置的计数，所述差错处理电路根据所述计数来控制待提供给所述高速缓存的功率。

根据本发明的第四方面，提供了一种计算机系统，包括：

(a)CPU，包括：具有多个存储单元的高速缓存电路，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错信号；电源调节器电路，与所述高速缓存电路耦合，以对其供电；以及差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制待提供给所述高速缓存电路的功率；以及

(b)包括天线的无线接口，与所述微处理器耦合，以在通信上将所述CPU与网络链接。

附图说明

通过附图、作为实例而不是限制来说明本发明的实施例，附图中，相同的附图标记表示相同的要素。

图1是包括根据本发明的一些实施例的基于差错的电源调节电路的微处理器的框图。

图2是示出执行根据图1的电路的一些实施例的基于差错的电源调节的例程的流程图。

图3是包括根据本发明的一些实施例的另一个基于差错的电源调节电路的微处理器的框图。

图4是示出执行根据图3的电路的一些实施例的基于差错的电源调节的例程的流程图。

图5是实现根据本发明的一些实施例的差错日志的内容可寻址存储器的框图。

图6是具有根据图1的电路的基于差错的电源调节电路的计算机系统的框图。

具体实施方式

在一些实施例中，基于差错的电源调节可用来调节芯片中的电路或一组电路的电源电平(例如电压、VCC、电流、功率)。例如，中央处理器(CPU)的电源电压可根据来自与CPU相关联的高速缓冲存储器的监测差错信息来控制。高速缓存可能是差错监测的良好候选者，因为它通常是在VCC降低时第一个出故障的电路。另外，对于许多常用的CPU装置，高速缓存可能已经具有随时可用于监测的差错信息。

高速缓存体系结构可具有检错以及纠错电路。注意，术语“高速缓存”一般表示处理器芯片中使用的随机存取存储器(RAM)结构。它可包括采用诸如所谓的1T、2T、4T或6T单元(仅列举几个)等任何适当单元结构来实现的动态或静态RAM。单比特、双比特和其它纠错方案通常是已知的。对于单比特方案，每条线一个差错位(BPL)是可纠正的，以及两个差错BPL是可检测的。同样，在双比特方案中，两个BPS是可纠正的，以及三个BPL是可检测的。采用这类方案的高速缓存系统一般可提供差错信息，例如已纠正的比特的数量、实际纠正的比特位置(单元)和/或已检测的比特差错的数量。