[发明专利]基于位电平错误计数的错误抑制的选择性激活

说明书

技术领域

[0001]  本公开涉及数据处理领域，并且尤其涉及数据处理装置中的错误抑制领域。

背景技术

[0002]  由于集成电路制造技术中的改进继续提供较小尺寸和较低工作电压的微处理器和其它的数据处理装置，所以这些设备的制造者和使用者变得越来越关注软错误的现象。当α粒子和高能中子撞击集成电路并且改变电路节点上存储的电荷时就会出现软错误。如果电荷改变足够大，则结点上的电压会从表示一个逻辑状态的电平改变为表示不同逻辑状态的电平，在这种情况下，存储在该结点上的信息被破坏。通常，软错误率(“SER”)随着电路尺寸的减小而增大，这是因为当电路密度增大时，撞击粒子击中电压结点的可能性会增大。同样地，当工作电压减小时，表示不同的逻辑状态的电压电平之间的差也减小，所以需要更少的能量来改变电路节点上的逻辑状态，因此出现更多的软错误。

[0003]  阻滞引起软错误的粒子是非常困难的，因此，数据处理装置常常包括用于检测以及间或纠正软错误的技术。这些错误抑制技术包括使用纠错码(“ECC”)，清理高速缓存，以及以锁步(lockstep)的方式运行处理器。然而，错误抑制技术的使用会降低性能并且增大功耗。此外，使用错误抑制的必要性或合意性会根据使用设备的时间和地点而改变，这是因为诸如海拔、磁场强度和方向、太阳活动之类的环境因素会影响SER。

[0004]  因此，人们希望可以有选择性地激活错误抑制。

[0005]  通过示例来描述本发明，并且本发明不受限于附图。

[0006]  图1示出了处理器中的本发明的实施例；

[0007]  图2示出了根据本发明实施例的多核处理器；

[0008]  图3示出了根据本发明实施例的系统；

[0009]  图4示出了本发明的、基于位电平(bit level)错误计数来有选择地激活错误抑制的方法的实施例。

具体实施方式

[0010]  以下描述基于位电平错误计数来有选择地激活错误抑制的实施例。在下面的描述中，可以阐述诸如部件和系统配置之类的许多的具体细节，以便更彻底地理解本发明。然而，应该知道，对于本领域技术人员来讲，可以在不使用这些具体细节的情况下实践本发明。另外，没有详细地描述一些公知的结构、电路、技术等等，以避免不必要地使本发明不清楚。

[0011]  由于导致软错误的粒子通量的随机特性，对SER的合理评估会需要相对较大的面积用于错误检测。本发明会是可取的，因为它提供了使用诸如高速缓冲存储器和扫描单元之类的、已经占有许多处理器和其它设备的晶模(die)尺寸的重要部分的结构用于错误检测。因此，可以在不需要会显著增加晶模尺寸及由此造成的成本的、额外的错误检测结构的情况下来实现本发明。

[0012]  图1示出了处理器100中的本发明的实施例。处理器100可以是各种不同类型的处理器中的任何一种，例如英特尔公司的Pentium处理器系列的处理器，Itanium处理器系列的处理器或其它处理器系列的处理器，或者来自另一个公司的处理器。本发明还可以体现为除了处理器以外的装置，例如存储设备。处理器100包括存储器阵列110、存储器错误计数单元120和存储器错误抑制单元130。

[0013]  存储器阵列110可以是任意数量的行和任意数量的列的任意类型的存储单元(例如静态随机存取存储单元)，所述存储单元可以用于诸如高速缓冲存储器之类的任何功能。存储器阵列110包括错误检测电路111，以使用诸如奇偶校验或者ECC之类的任何已知的技术来检测存储器阵列110中的位电平错误。许多处理器和其它的设备设计包括用于高速缓存或其它存储器阵列的相对较大的面积，并且这些阵列中的许多已经包括奇偶校验或者ECC。因此，晶模的主要面积可以低成本用于根据本发明的错误检测。

[0014]  存储器错误计数单元120包括阵列错误计数器121、阵列读取计数器122和阵列计数控制模块123。阵列错误计数器121可以是同步的或异步的、并且具有计数输入端、计数输出端和重置的任何已知的计数器电路。阵列错误计数器121的计数输入端耦合到错误检测电路111以接收指示在读取存储器阵列110时检测到位电平错误的信号，从而使得阵列错误计数器121的计数输出端指示在读取存储器阵列110时检测到的位电平错误的总数，这是因为阵列错误计数器121已经被重置。