[发明专利]通过提供补强层以形成埋置于低K电介质中的含铜线的技术无效
| 申请号: | 200680018740.1 | 申请日: | 2006-04-19 |
| 公开(公告)号: | CN101194356A | 公开(公告)日: | 2008-06-04 |
| 发明(设计)人: | P·许布勒;F·科申斯基;F·福伊斯特尔 | 申请(专利权)人: | 先进微装置公司 |
| 主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/532 |
| 代理公司: | 北京纪凯知识产权代理有限公司 | 代理人: | 戈泊 |
| 地址: | 美国加利*** | 国省代码: | 美国;US |
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| 摘要: | |||
| 搜索关键词: | 通过 提供 补强层 形成 置于 电介质 中的 铜线 技术 | ||
1.一种方法,包含下列步骤:
在低k介电层102中形成开口104;
修饰在该开口104的底部1046与侧壁1045的该低k介电层102的介电材料的表面区域105以提高该修饰表面区域的弹性模数;及
利用含铜的金属填充该开口104以形成金属化层的互连线112。
2.如权利要求1所述的方法,其中利用含铜的金属填充该开口104的步骤包含:
在该开口中沉积导电性阻挡层109;
在该阻挡层109上方形成晶种层110;以及
在该晶种层110上沉积该含铜的金属111。
3.如权利要求1所述的方法,其中修饰该表面区域105的步骤包含通过沉积与该低k介电材料102相比具有较高弹性模数的补强材料而形成补强层105。
4.如权利要求3所述的方法,其中该补强材料105是非金属材料。
5.如权利要求3所述的方法,其中该补强材料105是金属材料。
6.如权利要求3所述的方法,还包含测定该互连线112的设计尺寸、测定该补强层105的目标厚度及根据该设计尺寸及该目标厚度形成该开口104。
7.如权利要求3所述的方法,其中该补强层105包含钽。
8.如权利要求1所述的方法,其中修饰该表面区域105的步骤包含通过热及辐射中的至少其中之一处理该表面区域。
9.如权利要求1所述的方法,其中修饰该表面区域105的步骤包含在含有补强材料的前体的等离子体环境中处理该表面区域。
10.如权利要求1所述的方法,还包含形成连到该开口并通过该低k介电层延伸且进入导电区的导孔。
11.如权利要求10所述的方法,其中在修饰该表面区域之前先形成该导孔。
12.如权利要求10所述的方法,其中在修饰该表面区域之前先利用含铜的金属填充该导孔。
13.如权利要求11所述的方法,还包含修饰该导孔的暴露表面区域以在该暴露表面区域上形成补强层。
14.一种半导体装置,包含:
金属化层,其包含低k介电材料102及形成于该低k介电材料中的含铜的金属线112,该金属线至少在侧壁处受到具有弹性模数比该含铜的金属线的弹性模数及该低k介电材料的弹性模数更高的补强层105所约束。
15.如权利要求14所述的半导体装置,其中该补强材料包括含金属的材料。
16.如权利要求14所述的半导体装置,其中该金属线包含导电性阻挡层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





