[发明专利]用于自适应阱偏置以及用于功率和性能增强的混合晶体取向CMOS结构

说明书

技术领域

本发明涉及半导体器件，并且更特别地涉及形成于具有薄的绝缘体上硅(SOI)和块Si部分的衬底之上的集成半导体器件，比如互补金属氧化物半导体(CMOS)器件，其中衬底的SOI和块Si部分具有相同或者不同的晶体取向。特别地，本发明在半导体衬底的SOI和块Si区域上形成nFET和pFET器件，该半导体衬底具有在(100)、(110)或者(111)晶体平面上的表面。处理衬底的块Si区域以提供基本上无浮体效应的器件，该浮体效应通常出现在以SOI为衬底形成的器件中。此外，在块区域中能够利用阱接触来控制块nFET和pFET器件的阈值电压(Vt)以改进电路功率和性能。

背景技术

绝缘体上硅(SOI)器件提供相较于更多常规半导体器件而言的数项优点。例如，SOI器件可以具有比执行相似任务的其它类型的器件更低的功率消耗要求。SOI器件也可以具有比非SOI器件更低的寄生电容。这转换成所得电路的更快开关时间。此外，当使用SOI制作工艺来制造电路器件时可以避免互补金属氧化物半导体(CMOS)器件常常表现出的“闩锁(latchup)”现象。SOI器件对于电离辐射的不利效应也不那么敏感，因此往往在电离辐射可能造成操作错误的应用中更可靠。

随着CMOS技术缩小到90nm节点以及更小，芯片功率和性能的优化变得越来越有挑战性。在常规块CMOS中利用的一种技术是自适应阱偏置。例如J.Tschanz等人在2002年的Solid State Circuits第1396页中公开了该自适应阱偏置技术。这一技术涉及到在nFET阱或者体(p-阱)节点、pFET阱或者体(n-阱)节点和电源(Vdd)节点上改变和选择最优偏置以在每芯片的基础上最大化功率和性能。在SOI CMOS中，这一技术由于阱节点(体)漂浮而不可用。在原理上，可以在SOI CMOS中利用体连结(body tie)结构以向浮体节点添加接触。然而，体连结结构的使用引入寄生电阻和电容，这些寄生电阻和电容将消除自适应阱偏置的有利影响。

一种近来革新的混合取向CMOS技术(HOT)使用SOI nFET和pFET以及常规块nFET和pFET。例如M.Yang等人在2003年的IEDM第453页以及标题为High-Performance CMOS Devices on HybridCrystal Oriented Substrates的美国公开第2004 0256700A1(2004)号中描述了该HOT技术。此外，相同或者不同的晶体取向能够用于nFET和pFET器件。不同晶体取向的使用允许独立地优化nFET(在硅中的nFET在(100)取向中具有最高的迁移率和性能)和pFET(在硅中的pFET在(110)取向中具有最高的迁移率和性能)的性能。此外在本领域中已知在(110)晶体平面之上形成的nFET器件具有降低的载流子迁移率和开关速度。

因此需要提供如下集成半导体器件，在该集成半导体器件中利用HOT衬底和自适应阱偏置二者来提供具有功率和性能增强的结构。

发明内容

本发明提供一种半导体结构，包括将在具有能够部分或者完全耗尽电荷载流子的器件沟道的SOI衬底区域上的场效应晶体管(FET)与在基本上消除浮体效应的高度掺杂阱体接触的块Si区域内的FET相组合，并且提供用以使用自适应阱偏置的手段，由此提供用以利用在阱端上的施加偏置来控制块Si区域FET的阈值电压的手段。

具体而言，本发明组合了M.Yang等人在2003年的IEDM第453页中公开的HOT结构的修改，由此针对一个器件类型而产生和接触高度掺杂阱。这提供了然后用于为常规块CMOS区域中设置的器件施加偏置以实施自适应阱偏置技术的手段。此外由于阱是单极的，所以对于实施自适应阱偏置而言没有阱到阱的泄漏或者不利电容，这是相较于用于自适应阱偏置的常规块CMOS方案而言的主要优点。

广而言之，本发明提供一种半导体结构，该半导体结构包括：

包括SOI区域和块Si区域的衬底，其中所述SOI区域和所述块Si区域具有相同或者不同的晶体取向；

将所述SOI区域与所述块Si区域分离的隔离区域；

位于所述SOI区域中的至少一个第一器件和位于所述块Si区域中的至少一个第二器件；以及

位于所述至少一个第二器件下方的阱区域和到所述阱区域的接触，其中所述接触稳定浮体效应并且提供用于通过施加偏置电压来调节所述块Si区域中场效应晶体管(FET)内阈值电压的手段。