[发明专利]形成用于CMOS器件的自对准的双氮化硅衬垫的方法

说明书

技术领域

本发明总体涉及半导体器件处理技术，更具体地，涉及用于通过形成自对准的双氮化硅衬垫(liner)来改善CMOS器件性能的方法。

背景技术

相对于N型MOS器件，为了在P型MOS器件中提供不同的应力(stress)，已经引入了双衬垫技术。例如，在CMOS器件的PFET上形成第一类型的氮化物衬垫，而在CMOS器件的NFET上形成第二类型的氮化物衬垫。更具体地，已经发现：向PFET沟道(channel)施加压缩应力(compressive stress)改善了其中的载流子迁移率，同时向NFET沟道施加拉伸应力(tensile stress)改善了其中的载流子迁移率。因此，在PFET器件上按以实现压缩应力的方式形成第一类型氮化物衬垫，而在NFET器件上按以实现拉伸应力的方式形成第二类型氮化物衬垫。

对于这种采用双衬垫的CMOS器件，常规的方法是利用分开的光刻图案化步骤(patterning steps)形成两种不同的氮化物。换句话说，例如，在PFET和NFET器件上均形成第一类型氮化物衬垫，并且在此之后图案化并除去第一类型氮化物在NFET器件上的部分。在选择性地形成氧化物层之后，在两个区域上都形成第二类型氮化物衬垫，并且第二图案化步骤接着被用于除去第二类型氮化物衬垫在PFET器件上的部分。不幸的是，由于与将光刻水平面(level)调整到先前的水平面相关的固有误差，这两个衬垫的形成可能会导致在两者之间形成间隙。这又会使在下面的器件层曝露于可动离子退化(mobile ion degradation)。

另一方面，也可以按照一个衬垫与另一个衬垫重叠的方式形成这两个衬垫。事实上，用于两个分开的图案化步骤中的中间掩模一般被设计为确保有重叠，以使得在两种衬垫材料之间没有间隙。但是，使某个区域具有重叠的氮化物衬垫产生了由于诸如可靠性和布局的无效率的问题引起的关于后续处理的其它问题。例如，用于后续形成接触的反应离子刻蚀工艺可能不得不适应电路的某些区域中的单厚度衬垫，同时也要适应界面区域中的双厚度(重叠)衬垫。另外，如果该重叠区域被排除在形成接触之外，则在可用的布局区域和临界尺寸(CD；critical dimension)公差方面产生了限制。

因此，期望能够实现按照不会导致不同衬垫类型之间的间隙和/或它们之间的重叠的自对准的方式形成双衬垫的CMOS器件。

发明内容

上述现有技术中的缺点和不足，通过用于为CMOS器件形成自对准的双氮化硅衬垫的方法加以克服或减轻。在示例性实施例中，该方法包括在第一极性类型器件和第二极性类型器件上形成第一类型氮化物层以及在第一类型氮化物层上形成形貌(topographic)层。图案化并除去第一类型氮化物层和形貌层在第二极性类型器件上的部分。在第二极性类型器件上以及在形貌层在第一极性类型器件上的剩余部分上形成第二类型氮化物层，从而限定沿形貌层侧壁的第二类型氮化物层材料的立柱(vertical pillar)，第二类型氮化物层与第一类型氮化物层的侧壁接触。除去形貌层并且除去立柱。

在另一实施例中，形成用于半导体器件的自对准的双材料衬垫的方法包括在衬底上形成第一类型层和在该第一类型层上形成形貌层。图案化并除去第一类型层和形貌层在衬底的第一区域上的部分。在衬底的第一区域上以及在形貌层在衬底的第二区域上的剩余部分上形成第二类型层，从而限定沿形貌层的侧壁的第一类型层材料的立柱。除去形貌层并且除去立柱。

附图说明

参照示意图，其中相同的要素在几个附图中以相同的数字表示：

图1是适用于根据本发明的实施例的半导体衬底的截面图，该半导体衬底具有形成于其上的一对互补金属氧化物半导体(CMOS)器件；

图2(a)～2(h)图示了根据本发明的第一实施例的为CMOS器件形成自对准的双氮化硅衬垫的示例性工艺流程图；

图3(a)～3(j)图示了根据本发明的第二实施例的为CMOS器件形成自对准的双氮化硅衬垫的示例性工艺流程图；以及

图4(a)～4(j)图示了根据本发明的第三实施例的为CMOS器件形成自对准的双氮化硅衬垫的示例性工艺流程图。

具体实施方式