[发明专利]具有梯形位线之存储装置以及其制造方法

说明书

技术领域

本发明一般是关于非易失性(non-volatile)存储装置的领域，更具体而言，是关于具有梯形位线(trapezoidal bitlines)的电荷捕捉介电快闪式电子可擦除可程序化的存储装置(charge trapping dielectric flashelectrically erasable and programmable memory device)。

背景技术

现今集成电路制造的普遍趋势为缩小存储装置，以增加诸如闪存之集成电路存储装置上单位面积所储存的资料数量。存储装置通常具有相对多数之核心(core)存储装置(亦称为核心存储器储存格(corememory cells))。举例而言，常见的双储存格(dual cell)存储装置，譬如电荷捕捉介电闪存装置，可以将两个位的资料储存于双位的配置。亦即，可利用位于该存储装置第一侧的第一电荷储存区域来储存一个位，而利用位于该存储装置第二侧的第二电荷储存区域来储存第二个位。

如图1所示，常见的电荷捕捉介电存储装置10包括设置于半导体衬底14的一对埋设位线(buried bitlines)12。电荷捕捉介电叠层(chargetrapping dielectric stack)通常包括设于底介电层22和顶介电层24之间的不导电电荷捕捉层20，而设置于半导体衬底14之上。电荷捕捉层20通常在该层之相对侧系包括有一对电荷储存区域(charge storingregions)。在顶介电层24之上为栅极电极(gate electrode)26。以此方式配置，该埋设位线之功能系作为源极(source)(亦即电子或电洞的来源)和漏极(drain)，于其间界定出主动沟道区域。每个存储装置皆可藉由在源极、漏极、和栅极电极施加适当的电压而进行程序化、读取、及擦除。

尽可能地，系期望缩小此等存储装置，并同时仍维持期望的品质(如：足够的资料保存性(data retention))、以及使性能优化。然而，缩小存储装置可能造成许多性能降低的效应。当栅极电极的宽度系相当于埋设位线的宽度时，尤为严重。以沟道长度规格的观点而言，此种存储装置不是有效的。换言之，沟道长度和有效沟道长度(effective channellength)将变得相当短。具有相当短的沟道长度的存储装置可能会产生许多与短沟道效应(short channel effect，SCE)相关的非期望电性。SCE通常发生在栅极电极不足以控制主动沟道区域(active channel region)时。随着装置实际尺寸的减小，SCE可能变得更严重。

鉴于前述，于此领域系需要有规格和性能优化之改良型存储装置(例如：电荷捕捉介电闪存装置)。

发明内容

在本发明之一方面，本发明是关于一种存储装置。该存储装置可包括：半导体衬底；设置于该半导体衬底之上的电荷捕捉介电叠层；设置于该电荷捕捉介电叠层之上的栅极电极，该栅极电极电性地界定出位于该半导体衬底的部分内的沟道；以及一对位线，该位线具有下部和大致为梯形的上部。

在本发明之另一方面，本发明是关于一种制造存储装置的方法。该方法可包括：提供半导体衬底；在该半导体衬底之上形成电荷捕捉介电叠层；在该电荷捕捉介电叠层之上形成栅极电极；以及在该电荷捕捉介电叠层及栅极电极的相对侧形成一对位线，该位线具有大致为梯形的上部。

附图说明

以下结合图标加以详细说明，将可更清楚了解本发明之上述及其它目的、特征、及其它优点，其中：

图1为习知闪存装置之剖面示意图；

图2为根据本发明实施形态之具有倒梯形(raised trapezoidal)位线的闪存装置之剖面示意图；

图3为根据本发明另一实施形态之具有倒梯形位线的闪存装置之剖面示意图；以及

图4、5A、5B、6A、6B、7A及7B为说明根据本发明两种实施形态的制造步骤之剖面侧视图。

具体实施方式

于下列详细说明中，不管是否用于本发明之不同实施形态，相似的构件系使用相同的组件符号。为了以清楚和简洁的方式说明本发明，图标可能不必按照比例，且特定的特征可能以一些示意之方式显示。