[发明专利]形成半导体器件的金属线的方法

说明书

技术领域

本发明总体上涉及半导体器件，更具体而言，涉及一种形成半导体器件的金属线的方法，该方法能够通过省略阻挡金属层形成工艺(barrier metallayer formation process)而减小线电阻。

背景技术

在尺寸为70nm和60nm的器件中，如果通过通常的金属镶嵌结构来形成金属线，则出现以下问题。

首先，随着金属线间距的减小，金属线的电阻值显著增大。这示于图1的曲线图中。

从图1中可以看出，随着器件的设计规则减小，电阻值和电容值显著增大。

第二，如果通过单金属镶嵌结构来形成金属线，则金属线的电阻值由于被沟槽内的阻挡金属层所占据的面积而增大，因而会出现问题。由于这一原因，所以已进行了通过减小阻挡金属层的厚度来确保金属线电阻值的尝试。然而，阻挡金属层厚度的减小已到达了60nm或更小的限度，如图2所示。

第三，已进行了通过最小化高电阻率的钨晶核产生靶(tungsten nucleuscreation target)从而改善金属线的电阻特性的尝试。然而，如图2所示，钨晶核产生的减小已到达了60nm或更小的限度。

第四，晶粒尺寸越大，钨的电阻率越低。然而，钨的晶粒尺寸依赖于沟槽的临界尺寸(CD)。因此，晶粒尺寸由于沟槽的CD的减小而不可避免的减小。

第五，如果在绝缘层上沉积钨，则由于附着问题而在绝缘层与钨之间发生剥离现象。因此，已经将绝缘层与钨之间的钛(Ti)和氮化钛(TiN)层用作粘合层(glue layer)。然而，在TiN层上不能充分的产生钨晶核。因此，晶粒生长较快，但晶粒尺寸减小，导致电阻率降低。

发明内容

本发明的实施例有关于一种形成半导体器件的金属线的方法，该方法能够通过省略阻挡金属层形成工艺而减小线电阻。

在一个实施例中，一种形成半导体器件的金属线的方法包括以下步骤：在半导体衬底上形成绝缘层和粘合层；去除一部分粘合层和绝缘层以形成沟槽；在包括沟槽和粘合层的半导体衬底之上形成金属层；以及，执行抛光工艺直至露出绝缘层，由此形成金属线。

附图说明

图1是示出电阻值和电容值的曲线图，所述电阻值和电容值随着器件设计规则的减小而增大；

图2是示出电阻值和电容值的曲线图，所述电阻值和电容值随着阻挡金属层和钨晶核靶中每一个的厚度减小而减小；

图3A至3E是示出根据本发明一实施例的形成半导体器件的金属线的方法的截面图；

图4是示出根据本发明的低Rs W(Low Rs W，LRW)方法的视图；

图5是示出应用本发明时的电阻值和电容值的曲线图。

具体实施方式

以下参照附图描述根据本发明的具体实施例。

图3A至3E是示出根据本发明一实施例的形成半导体器件的金属线的方法的截面图。

参照图3A，在半导体衬底100之上顺序形成层间绝缘层102、第一绝缘层104和粘合层106，其中形成有比如单元栅极(cell gate)、源极和漏极选择晶体管栅极、以及源极和漏极的结构。

第一绝缘层104包括氧化物层，而粘合层106包括钛(Ti)层和氮化钛(TiN)层的叠层。粘合层106可以原位或者非原位形成。粘合层106的Ti层优选形成至10埃至200埃的厚度，粘合层106的TiN层优选形成至50埃至200埃的厚度。粘合层106用于防止后续钨形成工艺中在第一绝缘层104与钨之间的剥离现象。

在粘合层106上形成掩模图案108。掩模图案108具有其中氮氧化硅(SiON)层、非晶碳(a-Carbon)层、底部抗反射涂层(BARC)和光致抗蚀剂膜顺序叠置的结构。粘合层106在形成掩模图案108时用作蚀刻停止层，并在后续沟槽蚀刻工艺时用作硬掩模层。

参照图3B，利用掩模图案108作为掩模，顺序蚀刻粘合层106和第一绝缘层104，以形成沟槽110(即单镶嵌图案)。去除掩模图案108。

参照图3C，在包括沟槽110的整个表面上形成第二绝缘层。第二绝缘层优选利用氧化物层或氮化物层形成至10埃至200埃的厚度。

在沟槽110的侧面上进行第二绝缘层蚀刻工艺以形成间隔物112。在间隔物112的形成工艺中，去除沟槽110的顶角，由此防止了由于钨形成工艺和清洁工艺(即后续工艺)而在沟槽110的入口部分处的悬垂(over-hang)。为了确保沟槽110之间的间隔宽度而在沟槽110的侧面上形成间隔物112。在省略间隔物112形成工艺的情况下，优选进行射频(RF)蚀刻清洁，以在后续钨形成工艺之前去除沟槽110的顶角。