[发明专利]用于形成闪存器件的隔离结构的方法

说明书

相关申请的交叉引用

本发明要求2006年6月29日提交的韩国专利申请号10 -2006-0059855的优先权，其通过引用整体结合在这里。

技术领域

本发明涉及半导体制造技术，并且更具体地涉及用于形成闪存器件 的隔离结构的方法。

随着半导体存储器件制造技术的发展，半导体存储器件的线宽变得越 来越小。相应地，有源区之间的场区宽度也减小。这导致形成在场区中的 沟槽的纵横比增加，并且因此将隔离结构进入沟槽的填充过程变得很难。

因此，为了改进隔离结构的填充特性，已提出了一种技术：将聚硅氮 烷(PSZ)填充到沟槽中，而不是通常高密度等离子体未掺杂硅酸盐玻璃。 其中PSZ是使用旋涂方法沉积的一种电介质上旋涂(SOD)层。但是PSZ 具有这种材料特性，如高的湿蚀刻率和不均匀蚀刻，使得在采用湿蚀刻过 程的情形中有效场氧化物高度(EFH)不均匀。

为了解决上面列出的PSZ的局限性，最近已引入了另一技术，其中使 填充沟槽的PSZ层凹陷到给定深度，并且之后将HDP层沉积在所得结构上。 此技术也应用到自对准浅沟槽隔离(SA-STI)工艺，其是一种在闪存器件 中形成浮动栅的方法。

但是，当使用用于形成隔离结构的通常方法执行SA-STI工艺时，晶 片应该经过两次化学机械抛光(CMP)过程，以平坦化PSZ层和HDP层。 即，应分别在PSZ层的沉积和HDP层的沉积之后执行CMP过程。这增加了 形成在晶片中央部分中的隔离结构与形成在晶片边缘部分中的隔离结构 之间的EFH差。在垫氮化物层的去除过程和用于控制形成存储器单元区中 的隔离结构的EFH的蚀刻过程期间，根据晶片位置的隔离结构的EFH差导 致EFH的大的变化。因此，可能难于适当地控制EFH。

同时，随着有源区之间的间隔变小，隔离结构的宽度可能被更多地减 小，使得在60nm或更小的闪存器件中的存储器单元之间的干扰容限可能 变得不足。由于此干扰容限的不足通常是导致闪存器件的特性恶化的最重 要因素之一，很有必要克服上述限制。

发明内容

本发明的实施例涉及提供一种用于形成闪存器件的隔离结构的方法， 其可以容易地控制在存储器单元区中形成的隔离结构的有效场氧化物高 度(EFH)。

本发明的其他实施例涉及提供一种用于形成闪存器件的隔离结构的 方法，其可以增加闪存器件的存储器单元之间的干扰容限。

根据本发明的一方面，提供一种用于形成闪存器件的隔离结构的方 法，该方法包括：提供衬底结构，其中形成隧道绝缘层、用于浮动栅的导 电层、以及垫层(padding layer)；蚀刻垫层、导电层、隧道绝缘层以及 该衬底的一部分以形成沟槽；在所得结构之上形成第一绝缘层并且填充部 分沟槽；沿着包括第一绝缘层的所得结构的轮廓形成第二绝缘层，其中第 二绝缘层包括高温氧化物层；使用旋涂方法在所得结构之上形成第三绝缘 层以填充该沟槽；使用垫层作为抛光停止层而抛光第一、第二以及第三绝 缘层；去除垫层并且同时使第三绝缘层凹陷以使第一和第二绝缘层突出； 以及在使第三绝缘层凹陷时将第一和第二绝缘层蚀刻到给定厚度以在导 电层的侧壁上形成包括第一和第二绝缘层的保护层。

附图说明

图1到8示出了一横截面图，显示了根据本发明一实施例的形成闪存 器件的隔离结构的方法。

具体实施方式

图1到8示出了横截面图，显示了根据本发明一实施例的形成闪存器 件的隔离结构的方法。为了方便说明，将说明采用自对准浅沟槽隔离 (SA-STI)工艺形成闪存器件的隔离结构的方法。另外，为了简明的原因 仅示出存储器单元区的一部分而不是晶片的整个区域。

参见图1，隧道绝缘层11、充当用于浮动栅的导电层的多晶硅层12、 缓冲层13、以及垫层14形成在衬底10之上。隧道绝缘层11和缓冲层13 可以包括基于氧化物的材料，并且垫层14可以包括基于氮化物的材料。 下文中，隧道绝缘层11被称为隧道氧化物层11，缓冲层13被称为缓冲 氧化物层13，以及垫层14被称为垫氮化物层(pad nitride layer)14。 垫氮化物层14、缓冲氧化物层13、多晶硅层12、隧道氧化物层11以及 部分衬底10被蚀刻到给定深度，从而在衬底10中形成沟槽15。