[发明专利]闪存器件及其读取方法

说明书

相关申请的交叉引用

此申请要求2006年9月29日提交的韩国专利申请号10-2006-096215的优先权，其通过引用整体结合在这里。

技术领域

本发明涉及一种闪存器件及其读取方法，并且更具体地涉及一种闪存器件及其读取方法，其不受页面缓冲器的感测节点接线之间干扰的影响。

最近，已经有对其中可以电编程和擦除并且不需要周期性刷新的半导体存储器件的增加的需求。另外，已经对高度集成存储器件有力度地执行了研究和开发以制造具有大数据容量的存储器件。这里“编程”是指在存储器单元上写数据并且“擦除”是指擦除写在存储器单元上的数据。

同时开发了NAND型闪存器件，其中多个存储器单元被串联连接以便以形成串的方式高度地集成存储器件(即一种配置，其中彼此相邻的单元共占一漏区或一源区)。与NOR型闪存器件相对，NAND型闪存器件为一种读取随后信息的存储器件。编程和擦除NAND型闪存器件以如下方式执行：将电子注入浮栅并且将它们从该处放出，以通过使用F-N隧穿(tunneling)方法控制存储器单元的阈值电压。

另外，页面缓冲器被使用在NAND型闪存器件中以在短时段中存储大量的信息。

图1是存储器件的电路，其示出了根据传统技术的存储器件的页面缓冲器。

参见图1，页面缓冲器(例如PB[0])包括：位线选择单元10，其可选择地将感测节点SO[0]连接到偶数位线BLe[0]或奇数位线BLo[0]；以及感测单元20，其感测由位线选择单元10选择的位线BLe[0]或BLo[0]上的数据。如上述方式配置的页面缓冲器连接到多对位线BLe和BLo。位线选择单元被制造为高压晶体管以共用同一阱，使得在擦除操作中其可耐受施加到位线BLe[0]或BLo[0]的高电压。

图2是波形图，示出如图1中配置的闪存页面缓冲器的读取操作。

重置信号被施加到感测单元20的NMOS晶体管N8以将QA[0]重置到低电平。另外，处于高电平的放电开关DISCHe、DISCHo施加到位线选择单元10的NMOS晶体管N1和N2。相应地，NMOS晶体管N1、N2被接通以将偏置电压VIRPWR施加到位线BLe[0]、BLo[0]。此时，偏置电压VIRPWR是0V并且因此位线BLe[0]、BLo[0]被放电到成为0V。

同时，处于低电平的预充电信号PRECHb被施加到感测单元20的PMOS信号上，以将感测节点SO[1]预充电到高电平。例如，如果偶数位线BLe[0]被选择，放电信号DISCHe被转变到低电平，以关断位线选择单元10的NMOS晶体管N1。另外，对预定时段，处于V1电平的位线选择信号BSLe施加到位线选择单元10的NMOS晶体管N3。因此，偶数位线BLe[0]具有V1减去阈值电压Vt、或V1-Vt的电压。此时，奇数位线BLo[0]保持在0V。

另外，预充电信号PRECHb被转变到高电平以关断PMOS晶体管P1。然后，处于V2电平的位线选择信号BSLe施加到位线选择单元10的NMOS晶体管N3。此时，如果偶数位线BLe[0]的电压等于或大于V2-Vt，则NMOS晶体管N3保持关断状态并且因此感测节点SO[0]保持在高电平。相比之下，如果偶数位线BLe[0]的电压等于或小于V2-Vt，则NMOS晶体管N3被接通以将感测节点SO[0]和位线BLe[0]之间的电荷共享。然后，处于高电平的读取信号READ被施加到感测单元20的NMOS晶体管N7以使用感测节点SO[0]的电压驱动NMOS晶体管N6。相应地，根据感测节点SO[0]的电压，数据被存储在IV2、IV3构成的锁存器上。

根据上述传统技术的页面缓冲器被配置成：根据其设置配置，感测节点20的接线长度不同于其他页面缓冲器中的感测节点的接线长度，原因在于一个页面缓冲器难于设置在两个位线的节距之间并且因此一个页面缓冲器被连接到两个位线(偶数和奇数位线)。结果，多个页面缓冲器的感测节点的接线长度彼此不同，并且因此加载时间和电容彼此不同。

图3示出依赖于感测节点的接线长度的感测节点电压的电荷共享。

参见图3，依赖于感测节点20的接线长度的电容是不同的，并且因此用于降低电压电平的时段彼此不同。即，要在同一时段将每个感测节点的电压降低到预定电平，则在感测节点具有较小电容时需要较低的位电压，原因在于感测节点的接线的较大电容。因此，根据感测节点的接线的电容，由页面缓冲器感测的单元电流彼此不同。

图4示出根据传统技术的页面缓冲器的读取裕度。