[发明专利]导线架中具有转接焊垫的汇流条的堆叠式芯片封装构造

说明书

技术领域

本发明涉及一种多芯片偏移堆叠封装结构，特别涉及一种在导线架上设置有汇流条且汇流条上设置有转接焊垫的多芯片偏移堆叠封装结构。

背景技术

近年来，半导体的后段工艺都在进行三维空间(Three Dimension；3D)的封装，以期利用最少的面积来达到相对大的半导体集成度(Integrated)或是内存的容量等。为了能达到此目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来达成三维空间(Three Dimension；3D)的封装。

在公知技术中，芯片的堆叠方式是将多个芯片相互堆叠于基板上，然后使用引线接合工艺(wire bonding process)来将多个芯片与基板连接。图1A是公知的具有相同或是相近芯片尺寸的堆叠型芯片封装结构的剖面示意图。如图1A所示，公知的堆叠型芯片封装结构100包括电路基板(package substrate)110、芯片120a、芯片120b、间隔物(spacer)130、多条导线140与封装胶体(encapsulant)150。电路基板110上具有多个焊垫112，且芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫122a与122b是以外围型(peripheral type)排列于芯片120a与120b上。芯片120a设置于电路基板110上，且芯片120b经由间隔物130而设置于芯片120a的上方。导线140的两端是通过引线接合工艺而分别连接于焊垫112与122a，以使芯片120a电连接于电路基板110。而其它部分导线140的两端亦通过引线接合工艺而分别连接于焊垫112与122b，以使芯片120b电连接于电路基板110。至于封装胶体150则设置于电路基板110上，并包覆这些导线140、芯片120a与120b。

由于焊垫122a与122b是以外围型排列于芯片120a与120b上，因此芯片120a无法直接承载芯片120b，是以公知技术必须在芯片120a与120b之间设置间隔物130，使得芯片120a与120b之间相距适当的距离，以利后续的引线接合工艺的进行。然而，间隔物130的使用却容易造成公知堆叠型芯片封装结构100的厚度无法进一步地缩减。

另外，公知技术提出另一种具有不同芯片尺寸的堆叠型芯片封装结构，其剖面示意图如图1B所示。请参照图1B，公知的堆叠型芯片封装结构10包括电路基板(package substrate)110、芯片120c、芯片120d、多条导线140与封装胶体150。电路基板110上具有多个焊垫112。芯片120c的尺寸大于芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊垫122c与122d，其中焊垫122c与122d是以外围型(peripheral type)排列于芯片120c与120d上。芯片120c设置于电路基板110上，且芯片120d设置于芯片120c的上方。部分导线140的两端是通过引线接合工艺(wirebonding process)而分别连接于焊垫112与122c，以使芯片120c电连接于电路基板110。而其它部分导线140的两端亦通过引线接合工艺而分别连接于焊垫112与122d，以使芯片120d电连接于电路基板110。至于封装胶体150则设置于电路基板110上，并包覆这些导线140、芯片120c与120d。

由于芯片120d小于芯片120c，因此当芯片120d设置于芯片120c上时，芯片120d不会覆盖住芯片120c的焊垫122c。但是当公知技术将多个不同尺寸大小的芯片以上述的方式堆叠出堆叠型芯片封装结构10时，由于越上层的芯片尺寸必须越小，是以堆叠型芯片封装结构10有芯片的堆叠数量的限制。

在上述两种传统的堆叠方式中，除了有图1A使用间隔物130的方式，容易造成堆叠型芯片封装结构100的厚度无法进一步地缩减的缺点以及图1B，由于越上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会受到限制的问题之外；还由于堆叠型芯片封装结构上的芯片设计日益复杂而使得芯片上的电路连接必须面跳线或跨线，进而在工艺上产生出的问题，例如堆叠型芯片封装结构的产能或是可靠性可能会降低。

发明内容

鉴于上述发明背景中所述的芯片堆叠方式的缺点及问题，本发明提供一种使用多芯片偏移堆叠的方式，来将多个尺寸相近似的芯片堆叠成一种三维空间的封装结构。

本发明的主要目的是提供一种在汇流条中设置有转接焊垫的导线架来进行多芯片偏移堆叠封装的结构，使其具有较高的封装积集度以及较薄的厚度。